Ieee Transactions On Very Large Scale Integration (vlsi) Systems

Ieee Transactions On Very Large Scale Integration (vlsi) Systems是一份国际专业期刊,致力于汇集全球范围内最优秀的工程技术-COMPUTER SCIENCE, HARDWARE & ARCHITECTURE研究者,为他们提供一个展示最新研究成果、交流学术思想的平台。该期刊中文名称:超大规模集成 (vlsi) 系统上的 Ieee 事务,国际简称:IEEE T VLSI SYST,在中科院分区表2023年12月升级版中大类学科位于2区。本刊是一本OA未开放访问期刊,该刊预计审稿周期: 一般,3-6周 。

基础信息
  • 大类学科:工程技术
  • 小类学科:COMPUTER SCIENCE, HARDWARE & ARCHITECTURE
  • 是否预警:否
  • 影响因子:2.8
  • ISSN:1063-8210
  • E-ISSN:1557-9999
  • CiteScore:6.4
  • H-index:95
  • 出版语言:English
  • 出版商:Institute of Electrical and Electronics Engineers Inc.
  • 出版地区:UNITED STATES
  • 出版周期:Bimonthly
  • 是否预警:否
  • 创刊时间:1993
  • 文章自引率:0.0714...
  • 是否OA:未开放
  • 出版地区:UNITED STATES
  • 影响因子:2.8
  • 年发文量:241
  • 出版周期:Bimonthly
  • CiteScore:6.4
  • H-index:95
  • 研究类文章占比:99.59%
  • Gold OA文章占比:7.13%
  • 开源占比:0.0933
  • 出版国人文章占比:0.15

期刊简介

Ieee Transactions On Very Large Scale Integration (vlsi) Systems杂志是一本未开放获取期刊,由Institute of Electrical and Electronics Engineers Inc.出版,Bimonthly发行一次。该杂志是工程技术领域方面发表综合文章的国际论坛。此外,该期刊还有助于促进这些研究领域的科学家之间的交流,从而开发新的研究机会,通过新发现推动该领域的发展,并接触到各个层次的科学家。该刊入选的论文应具有广泛意义的数据、综合研究或概念。

Ieee Transactions On Very Large Scale Integration (vlsi) Systems已被国际权威数据库SCIE收录。该刊欢迎来自所有工程技术及其相关领域的投稿,编辑们致力于迅速评估和发表提交的论文,同时坚持高标准,该期刊发表多种类型的内容,包括原创研究论文、综述、信件、通讯和评论,这些内容详细阐述了该领域的重大进展并涵盖热门话题。近年在Ieee Transactions On Very Large Scale Integration (vlsi) Systems期刊上发表文章的机构主要的有:INDIAN INSTITUTE OF TECHNOLOGY SYSTEM (IIT SYSTEM)、UNIVERSITY OF CALIFORNIA SYSTEM、NANYANG TECHNOLOGICAL UNIVERSITY & NATIONAL INSTITUTE OF EDUCATION (NIE) SINGAPORE、PURDUE UNIVERSITY SYSTEM、UNIVERSITY SYSTEM OF GEORGIA;在该期刊上发表文章的主要国家和地区有:USA、CHINA MAINLAND、India、Taiwan、South Korea。

中科院SCI分区表

中科院分区 2023年12月升级版
大类学科 小类学科 Top期刊 综述期刊
工程技术 2区
COMPUTER SCIENCE, HARDWARE & ARCHITECTURE 计算机:硬件 ENGINEERING, ELECTRICAL & ELECTRONIC 工程:电子与电气
2区 3区
中科院分区 2022年12月升级版
大类学科 小类学科 Top期刊 综述期刊
工程技术 2区
COMPUTER SCIENCE, HARDWARE & ARCHITECTURE 计算机:硬件 ENGINEERING, ELECTRICAL & ELECTRONIC 工程:电子与电气
3区 3区
中科院分区 2021年12月旧的升级版
大类学科 小类学科 Top期刊 综述期刊
工程技术 3区
COMPUTER SCIENCE, HARDWARE & ARCHITECTURE 计算机:硬件 ENGINEERING, ELECTRICAL & ELECTRONIC 工程:电子与电气
3区 3区
中科院分区 2021年12月基础版
大类学科 小类学科 Top期刊 综述期刊
工程技术 4区
COMPUTER SCIENCE, HARDWARE & ARCHITECTURE 计算机:硬件 ENGINEERING, ELECTRICAL & ELECTRONIC 工程:电子与电气
4区 4区
中科院分区 2021年12月升级版
大类学科 小类学科 Top期刊 综述期刊
工程技术 3区
COMPUTER SCIENCE, HARDWARE & ARCHITECTURE 计算机:硬件 ENGINEERING, ELECTRICAL & ELECTRONIC 工程:电子与电气
3区 3区
中科院分区 2020年12月旧的升级版
大类学科 小类学科 Top期刊 综述期刊
工程技术 2区
COMPUTER SCIENCE, HARDWARE & ARCHITECTURE 计算机:硬件 ENGINEERING, ELECTRICAL & ELECTRONIC 工程:电子与电气
3区 3区

中科院分区表被广泛应用于国际科研评价体系中。许多国际学术机构、研究基金以及大学都采用这种分区方式来评估研究者的学术贡献和水平,这使得中科院SCI期刊分区在国际上得到了广泛的认可和应用。中科院SCI期刊分区的计算方式主要基于期刊的三年平均影响因子, 这一计算方式更准确地反映期刊在一段时间内的学术影响力和水平。

JCR分区(2023-2024年最新版)

按JIF指标学科分区 收录子集 分区 排名 百分位
学科:COMPUTER SCIENCE, HARDWARE & ARCHITECTURE SCIE Q2 23 / 59

61.9%

学科:ENGINEERING, ELECTRICAL & ELECTRONIC SCIE Q2 151 / 352

57.2%

按JCI指标学科分区 收录子集 分区 排名 百分位
学科:COMPUTER SCIENCE, HARDWARE & ARCHITECTURE SCIE Q2 26 / 59

56.78%

学科:ENGINEERING, ELECTRICAL & ELECTRONIC SCIE Q2 149 / 354

58.05%

Cite Score(2024年最新版)

  • CiteScore:6.4
  • SJR:0.937
  • SNIP:1.516
学科类别 分区 排名 百分位
大类:Engineering 小类:Electrical and Electronic Engineering Q1 195 / 797

75%

大类:Engineering 小类:Hardware and Architecture Q2 51 / 177

71%

大类:Engineering 小类:Software Q2 124 / 407

69%

CiteScore分区标准主要是基于学科领域期刊的引用次数排名进行划分的。具体来说,这个标准将期刊分为四个区域:Q1、Q2、Q3和Q4。Q1区包含的是引用次数排名最前的前25%的期刊,这些期刊在学科领域内具有最高的影响力。接下来的Q2区包含引用次数排名次高的25%的期刊,以此类推,Q3和Q4区分别包含引用次数排名中等的和后25%的期刊。

期刊指数

影响因子和CiteScore统计图

影响因子和CiteScore都是重要的学术评价指标,能够帮助研究者和学者了解期刊的学术影响力。影响因子(Impact Factor)和CiteScore在计算方式和覆盖范围上有所不同。影响因子主要关注期刊过去两年内发表的论文被引用的次数,而CiteScore则考虑了过去三年的数据。此外,影响因子是基于Web of Science数据库计算的,而CiteScore则是基于Scopus数据库。这使得两种指标在评估学术期刊时具有不同的侧重点和覆盖范围。

中科院分区表统计图
被他刊引用次数统计
引用他刊次数统计

期刊被他刊引用次数反映了期刊上发表的论文被其他研究者和学者引用的频率。被引指数越高,说明该期刊的论文在学术界受到的关注越广泛,影响力也越大。

期刊引用他刊次数指标通常指的是该期刊所发表的论文中引用其他期刊文献的次数。这个指标可以反映期刊在学术交流和知识传播中的活跃程度,以及期刊对外部研究成果的引用和整合能力。

该期刊中国学者近期发表论文选摘

  • A Low-Cost Reduced-Latency DRAM Architecture With Dynamic Reconfiguration of Row Decoder Journal: IEEE TRANSACTIONS ON VERY LARGE SCALE INTEGRATION (VLSI) SYSTEMS. 2023; Vol. 31, Issue 1, pp. 128-141. DOI: 10.1109/TVLSI.2022.3219437
  • A Security-Enhanced, Charge-Pump-Free, ISO14443-A-/ISO10373-6-Compliant RFID Tag With 16.2-mu W Embedded RRAM and Reconfigurable Strong PUF Journal: IEEE TRANSACTIONS ON VERY LARGE SCALE INTEGRATION (VLSI) SYSTEMS. 2023; Vol. 31, Issue 2, pp. 243-252. DOI: 10.1109/TVLSI.2022.3222522
  • A 4.5-W, 18.5-24.5-GHz GaN Power Amplifier Employing Chebyshev Matching Technique Journal: IEEE TRANSACTIONS ON VERY LARGE SCALE INTEGRATION (VLSI) SYSTEMS. 2023; Vol. 31, Issue 2, pp. 233-242. DOI: 10.1109/TVLSI.2022.3225967
  • Fast Estimation of a Statistical Eye Diagram for Nonlinear High-Speed Links Based on the Minimum Required Order of the Multiple Edge Response Method Journal: IEEE TRANSACTIONS ON VERY LARGE SCALE INTEGRATION (VLSI) SYSTEMS. 2023; Vol. 31, Issue 2, pp. 210-218. DOI: 10.1109/TVLSI.2022.3225533
  • Multiple-Mode-Supporting Floating-Point FMA Unit for Deep Learning Processors Journal: IEEE TRANSACTIONS ON VERY LARGE SCALE INTEGRATION (VLSI) SYSTEMS. 2023; Vol. 31, Issue 2, pp. 253-266. DOI: 10.1109/TVLSI.2022.3226185
  • A High-Speed Low-Noise Comparator With Auxiliary-Inverter-Based Common Mode-Self-Regulation for Low-Supply-Voltage SAR ADCs Journal: IEEE TRANSACTIONS ON VERY LARGE SCALE INTEGRATION (VLSI) SYSTEMS. 2023; Vol. 31, Issue 1, pp. 152-156. DOI: 10.1109/TVLSI.2022.3224237
  • BitXpro: Regularity-Aware Hardware Runtime Pruning for Deep Neural Networks Journal: IEEE TRANSACTIONS ON VERY LARGE SCALE INTEGRATION (VLSI) SYSTEMS. 2023; Vol. 31, Issue 1, pp. 90-103. DOI: 10.1109/TVLSI.2022.3221732
  • Reliability Evaluation and Fault Tolerance Design for FPGA Implemented Reed Solomon (RS) Erasure Decoders Journal: IEEE TRANSACTIONS ON VERY LARGE SCALE INTEGRATION (VLSI) SYSTEMS. 2023; Vol. 31, Issue 1, pp. 142-146. DOI: 10.1109/TVLSI.2022.3224137
  • Approximate Softmax Functions for Energy-Efficient Deep Neural Networks Journal: IEEE TRANSACTIONS ON VERY LARGE SCALE INTEGRATION (VLSI) SYSTEMS. 2023; Vol. 31, Issue 1, pp. 4-16. DOI: 10.1109/TVLSI.2022.3224011
  • A 6.0-GS/s Time-Interleaved DAC Using an Asymmetric Current-Tree Summation Network and Differential Clock Timing Calibration Journal: IEEE TRANSACTIONS ON VERY LARGE SCALE INTEGRATION (VLSI) SYSTEMS. 2023; Vol. 31, Issue 2, pp. 199-209. DOI: 10.1109/TVLSI.2022.3232516
免责声明

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