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半导体技术发展范文1
我们将半导体技术未来面临的挑战分为“近期(从现在开始直至2016年)”和“远期(2017年以后)”两部分。
3.1 概述
工业界的持续研发努力使得按比例缩小的进程重新加速并多样化。闪存器件的按比例缩小仍然是2年一个周期,直至2010年。MPU则是两年半一个周期,直至2013年;而DRAM则是3年一个周期。因此,“节点(node)”这个词不再能够对技术发展趋势进行清晰的定义。在“工艺集成、器件和结构”一章中,我们可以看到有很多种改进MOSFET性能的方法,我们称之为平面体MOSFET、FD-SOI MOSFET和Fin-FET的“并行发展”。
ITRS已经开始进入新的时代,业界开始应对CMOS按比例缩小的理论极限问题。有很多技术方面的挑战,包括图形生成、先进材料、形变工程(特别是对非平面器件结构),结的漏电、工艺控制,以及可制造性等。这些技术挑战还包括CMOS器件和新的类型的存储器器件的SoC和SiP集成。为了实现半导体工业的持续发展,需要面对所有这些基础性的问题。
每个国际技术工作组提出的困难和挑战收集在一起,归总成为“综述”一章中的“严峻的挑战”一节。这一节是为了帮助读者从整体上把握重大技术问题。
这些困难和挑战分成两大类:一是提高性能;二是经济有效地进行生产。它们也被归结在路线图的“近期(从2009年到2016年)”和“远期(从2017年到2024年)”时间框架之内。
3.2 近期的挑战
3.2.1 提高性能
1.逻辑器件的按比例缩小[工艺集成、器件和结构,前端工艺,建模和模拟,以及计量]
平面CMOS工艺的按比例缩小将面临着显著的挑战。按比例缩小的常规路径是通过减薄栅介质的厚度,缩短栅长,并增加沟道掺杂浓度。这种方法可能不再满足性能和功耗所设定的应用需求。新材料系统和新的器件架构的引入,以及连续工艺控制的改善,需要突破按比例缩小的壁垒。
等效栅氧化层厚度(EOT)的减薄将继续成为严峻的挑战,特别是对高性能和低运行功耗应用来说,更是如此,尽管高κ金属栅材料(HKMG)已经开始得到使用。界面层的按比例缩小和/或硅-高κ界面的质量对22 nm及更先进的技术代的EOT按比例缩小来说,是十分重要的。引入更高介电常数(高κ)的介质材料,同时又抑制由于带隙变窄引起的隧穿电流,也是近期需要面对的挑战。需要综合优化完整的栅层叠材料系统、最优的器件特征(功耗和性能)以及成本。这些材料的变化给MOSFET技术带来了严峻的挑战,而二氧化硅/多晶硅在长期以来作为最可靠的栅层叠系统一直扮演着关键的角色。
平面MOSFET需要高沟道掺杂以控制短沟效应,需要折中的因素是迁移率退化和增加的漏电功耗。在按比例缩小的器件中,使用掺杂来控制阈电压也会导致阈电压的离散性的增加,在电源电压按比例降低的过程中,给电路设计带来了困难。预期将会出现新的器件结构,例如多栅MOSFET(例如finFET)和超薄体FD-SOI。特别困难的问题是对超薄MOSFET的厚度的控制,包括它的离散性。对这些问题的解决方案应该是在电路设计和系统架构方面同时进行改善。
2.存储器器件的按比例缩小[工艺集成、器件和结构,新兴器件研究,前端工艺,建模和模拟,以及计量]
工业界的持续研发努力使得按比例缩小技术得以加速并变得多样化。基础的存储器包括独立的和嵌入式的DRAM、SRAM以及NAND和NOR闪存。新型的存储器包括硅/氧化层/氮化层/氧化层/硅(SONOS)、铁电RAM(FeRAM)、磁RAM(MRAM)和相变存储器(PCM)。
DRAM器件的挑战是:在特征尺寸不断减小的情况下实现足够的存储电容,高κ介质实现,低漏电流存取器件设计,以及对字线和位线的低方块电阻材料。对独立的DRAM,高κ材料当前被用于SIS结构的沟槽电容器。在2007年,需要实现金属顶部电极,而在2009年,当50 nm以下的特征尺寸需要使用介电常数高于60的介质时,可能需要实现带有高κ介质的完整的MIM结构。在SOC应用中,嵌入式的DRAM将带来新增的集成方面的挑战,例如:层叠电容器周围的深接触孔所需的接地规则和逻辑器件的接触接地规则之间的匹配。
与层叠电容器相比,沟槽DRAM所需的先进电容器材料要推迟几年才能实现,然而,对层叠电容器DRAM的单元尺寸因子是6,而沟槽DRAM的单元尺寸因子仍然是8。用于沟槽电容器的新的单元概念,依赖于能否使用3D阵列晶体管结构对常规的平面转移器件进行替代,预期在65 nm技术代将得到使用,以缓解器件的按比例缩小问题。
闪存市场的快速膨胀将使得业界更加关注这些器件的材料和工艺方面的挑战。随着它们市场的加速发展,闪存器件正在成为关键尺寸按比例缩小和材料技术的新的技术驱动力。NAND闪存器件的有效尺寸F,现在看起来要领先于DRAM的半节距尺寸。
闪存器件的关键挑战是隧道介质的不可按比例缩小性、多晶间介质的不可按比例缩小性、介质材料特性,以及尺寸的控制等。在闪存器件中,连续的按比例缩小和写入电压的降低需要使用更薄的多晶间氧化物和隧道氧化物。隧道氧化物必须要足够厚,以保证足够的保持时间;同时要足够薄,使得擦除/写入比较容易。多晶间介质必须要足够厚,以保证保持时间;同时需要足够薄,以便保持几乎恒定的耦合比。随着相邻的多晶硅栅的缩小,控制栅多晶硅和浮栅的边缘的交迭将不再可行。因此,高κ层间介质需要保持可接受的耦合比水平。闪存的挑战也包括进入主流制造领域,以及新的存储器类型和存储概念,例如MRAM、相变存储器和FeRAM。MRAM单元尺寸的可按比例缩小性和写入功耗的降低需要在2008年就得到解决。FeRAM的关键问题与单元的耐久性、电源和单元尺寸的可按比例缩小性有关。MRAM和FeRAM继续发展的另一个困难是它们可以经济有效地和逻辑电路技术集成在一起。FeRAM要更加困难一些,而MRAM看起来似乎更加适合与后道流程集成在一起。如果能成功实现交叉点二极管(cross-point diode)和3D集成的话,那么,合成/过渡金属氧化物阻性单元(Complex/transitional metal oxides resistive cell)有潜力用于高密度应用。
3.高性能和低成本的RF和模拟/混合信号解决方案[用于无线通信的射频和模拟/混合信号技术]
在
信号隔离,特别是芯片的数字电路与模拟电路之间的信号隔离,随着芯片的复杂度和工作频率的日益增加和电源电压的日益降低,将变得越来越具有挑战性。通过电源和地耦合的噪声,可以通过设计技术来应对,降低衬底耦合的噪声可能需要大量的创新。
4.新的栅层叠工艺和材料[工艺集成、器件和结构,以及前端工艺]
等效栅氧化层厚度的不断降低,已经开始成为与未来器件按比例缩小相关联的最困难的挑战之一。更高的介电常数(高κ)和金属栅电极需要在2008年前后开始引入。及时实现这些技术,将需要应当对多个挑战性的问题,包括对栅电极功函数的适当调节,保证充分的沟道迁移率,以及栅层叠的完整性等。由于界面层的控制和高κ材料的可用性等问题,在集成器件中,5?以下的高κ材料的可按比例缩小性仍然是一个严峻的挑战。对迁移率和栅介质漏电流的影响是在这个高度按比例缩小的EOT水平上需要积极应对的问题。此外,高κ材料的可靠性,包括介质击穿特性(硬击穿和软击穿),晶体管的不稳定性(电荷陷阱、功函数稳定性、金属离子游离或扩散)等问题,都必须要解决。
在2008年,在先进的微处理器中实现了基于硅的场效应晶体管的栅层叠方面的重要突破,即使用基于铪的介质(介电常数值大约为20)来取代氮化SiO2介质。掺n的和掺p的多晶硅栅电极也被双功函数金属栅所取代,消除了多晶硅的耗尽效应。然而,使用适当的金属栅并在16 nm技术代将栅氧化层的EOT减薄到0.8 nm以下,以及在16 nm技术代以后减薄到0.6 nm以下,仍然是未来与器件按比例缩小相关的最严峻的挑战。需要更高介电常数的介质并具有和硅之间的足够的导带和价带的便宜,以及更薄的界面二氧化硅层。减少多栅器件的栅层叠的界面态是16 nm及更先进的技术代的严峻挑战之一。另一个关键的挑战是高κ介质和硅之间的界面层的按比例缩小,同时不产生由越来越明显的库仑散射和远程声子散射导致的沟道迁移率恶化。更高迁移率的材料,例如锗,锗硅,以及III-V族化合物半导体,将会被用来增强沟道载流子输运能力,这给未来的高κ介质层叠带来额外的困难,这是因为层叠结构的表面特性比较复杂,并缺乏高质量的自然的界面氧化层。必须要解决对更新的高κ氧化层材料的可靠性的要求,包括介质击穿特性(硬击穿和软击穿),晶体管不稳定(电荷陷阱、功函数稳定性等)。
DRAM的不断地按比例缩小使得我们必须在更小的单元面积中制备存储器电容,同时,为了保证被存储数据的可靠性,也要求电容数值至少不能低于25～35 fF。这导致了高介电常数(高κ)介质材料的引入,例如四方晶系的氧化锆、氧化钽、掺杂Ba/Ti的高κ介质或这些材料的多组分层叠结构,以及3D存储器结构。在亚45 nm技术代之后将等效氧化层厚度缩减到3 ?以下,同时保持很低的漏电流水平(每单元几fA),是DRAM工业界面临的一个严峻挑战。
另一方面,对闪存器件,持续的按比例缩小和写入电压的降低,将需要使用更薄的多晶间和隧道氧化层。隧道氧化层必须要足够厚以保证足够的保持时间,但同时它也需要足够地薄,以使得擦除和写入变得更加容易。而多晶间的氧化物也必须要足够厚以保证保持时间,同时又要足够薄以保证几乎恒定的耦合比。这个困难的折衷问题阻碍了按比例缩小,这需要将高κ材料和3D结构的器件引入到闪存工艺。尽管通过电荷陷阱层或内嵌的纳米晶体层来取代浮栅会对按比例缩小有所帮助,但是,在读写循环中,如何在按比例缩小的器件空间内的陷阱层中保持足够多的电荷量以确保充分的读出裕度,是一个严峻的挑战。这在多级单元(MLC)中将变得更加严峻,在MLC中,不同的存储位之间只有不到十个电子的差别。
5.32 nm和22 nm半节距[光刻]
32 nm半节距是光刻成像方案的一个关键的转折点。193 nm的水浸没工艺的有限的数值孔径难以充分解决这个节距的问题,除非通过双图形生成或曝光过程,将密集的节距分离成为更大的节距。然而,光刻的成本也将加倍。波长降至13.5 nm的远紫外线光刻(EUVL),要比ArF激光的水浸没式光刻的波长短一个数量级,给工业界带来了发展摩尔定律的明确的希望。在半节距达到11 nm之前,不需要二次曝光,因此,对设计规则的限制会更少。然而,EUVL仍然需要高能量、高效率的光源、更耐久的光刻胶、无缺陷和高平整度的掩模板,以及相关的基础设施。在这些领域内的开发工作是很繁重的。多电子束无版光刻还处于早期开发阶段,它有潜力消除掩模板存在的问题,取消一些限制性较强的设计规则,并提供制造的灵活性。已经有两种早期的α级设备在开发之中。在展示高分辨率成像和CD控制方面,已经取得了一些进展。还需要在制造设备的开发时间表、成本、缺陷、套刻精度、光刻胶等领域进行研究。
对22 nm半节距光刻来说,水浸没的193 nm扫描器和双图形生成方法,会严重地影响极大的掩模版误差增强因子(mask error enhancement factor,MEEF)、晶圆线条边缘粗糙性和设计规则限制等问题。通过两次以上通过图形生成工具可以以更高成本为代价对上述问题有所缓解。EUV系统的数值孔径必须要提高到0.36以上,以便能够使k1系数和用于32 nm半节距的0.25的半节距可比。增加成像透镜的数量是可能的,但是会导致需要更高的能量源并限制吞吐率,因此,在经济上是缺乏吸引力的。多电子束无版光刻届时将会得到更好的开发,但是它无法支持在相同光刻场尺寸下增加像素数量所需的高写入速率或并行操作。如果能够实现每次曝光和工艺的成本不变,并且面积和基于掩模版的曝光工具类似,则它将很可能成为逻辑电路和存储器应用中最为经济的、受到广泛欢迎的解决方案。
6.掩模版[光刻]
掩模版技术正在变得越来越昂贵和困难。掩模版的成本每经历一代,都会大幅上升。不断增加的分辨率加上越来越大的掩模版误差增强因子(mask error enhancement factor,MEEF),以及更高水平的母版增强技术(reticle enhancement technology,RET)使得掩模版的关键尺寸不均匀性和放置精度都难以得到满足。掩模版的特征尺寸正在向亚分辨率(sub-resolution)方向发展,而有限的吸收厚度和极化的照明使得这些问题变得更加恶化。远紫外线(EUV)掩模版的要求更加严格,它需要无缺陷的超平基板,并且需要在无保护膜的情况下曝光。检验先进掩模版是非常昂贵和费时的。对现实的检验波长来说,检验的分辨率已经接近极限。对光化学的掩模版的检测和验证最终对EUVL来说是不可避免的。这又进一步增加了EUV掩模版基础设施的成本和复杂性。
7.光刻胶[光刻]
光刻胶的线条边缘粗糙度(Line edge roughness,LER)一直保持在相同的绝对值水平上,因此,它占关键尺寸的百分比更大了。随着图形的几何尺寸的缩小,散粒噪声开始成为问题。光刻胶在显影以后的坍塌将会限制其高宽比在2.5-3之间,因此,减薄了每一代工艺进步后的绝对光刻胶厚度。通过使用浸没式光刻技术,光刻胶材料的显影过程必须要保证尽可能少出现由光刻胶引发的缺陷率,这进一步限制了材料的选择。对EUVL,光刻胶的气体释放会对精密的反射性光学表面形成污染。在为实现高吞吐率而选择高灵敏度光刻胶、为降低散粒噪声而选择低灵敏度光刻胶、低LER等因素之间的折衷,将带来更多的问题,而不仅仅是光刻胶坍塌问题。电子束光刻胶也必须在灵敏度、散粒噪声和LER之间进行折衷。但是灵敏度要求不像EUVL那么高。
8.CD和LEFF控制[前端工艺,光刻,工艺集成、器件和结构]
随着栅长的激进的按比例缩小,关键尺寸(Critical Dimension,CD)的控制历来都是光刻和刻蚀领域内比较严峻的挑战之一。特别是近来通常利用光刻胶的减量应用和边墙的剖面控制来使有效栅长(Leff)最小化,这使得关键尺寸控制变得越来越困难。尽管可接受的栅长3σ离散性被光刻和刻蚀技术以一个最优的比例分担,但是两种技术的容差都已经接近了它们的极限。目的在于提高设计规则性的、限制性越来越强的设计规则已经成为帮助实现近期按比例缩小的关键尺寸控制的主要促进因素。线条边缘粗糙度(LER)已经成为器件离散性的关键因素。对LER的控制将给图形生成工艺(刻蚀和光刻)和计量工作在精度和吞吐率方面带来了严峻的挑战。此外,新的栅材料和非平面晶体管结构的引入面临着多得多的挑战,包括选择性刻蚀工艺和受控边墙特征的各向异性等。
9.引入新材料以满足导电性和介电常数的需求[互连]
为了尽量减少信号传输的延迟,工业界已经在130 nm工艺中通过双金属镶嵌工艺引入了高电导率金属和低介电常数(低κ)材料。在45 nm技术代已经开始引入更低介电常数的介质。持续按比例缩小的互连给技术的开发和制造带来了越来越大的挑战。快速引入新的金属/介质系统变得十分重要。对低κ介质材料,常规的方法是引入同质的多孔低κ材料。减小由于可是和CMP工艺造成的κ值损耗对更加多孔的材料来说,变得越来越重要。另一个方法是空气隙。它在低κ材料中加入更大体积的空气隙,得到了更低的有效κ值,因而十分引人注目。在加入空气隙的不同的技术中,可使用热学方法或紫外线退化的牺牲层方法,是低成本方法之一。此外,低κ材料必须要有足够强的机械强度,以便能够经历划片、封装和装配过程而不受到损坏。对金属而言,由于铜的金属阻挡层或介质界面及晶粒边界处的电子散射造成的窄铜线的电阻率的上升速度越来越快。此外,需要使用非常薄的、保形的低电阻率阻挡层金属和铜集成在一起,以实现需要的低电阻率和良好的可靠性。
10.设计出可制造的互连[互连]
导电的和低κ材料的集成必须要满足材料、几何尺寸、平面性和电学方面的需求。需要具有良好的机械、化学、热学和物理特性的低κ材料和其它可能引起损伤的工艺(特别是干法和湿法刻蚀、灰化、溅射和抛光)以有利于制造的方式结合在一起。缺陷、离散性和成本都必须要特别地考虑以保证实现可制造的工艺。互连技术的发展应该能够应对传统的按比例缩小或功能多样的等效按比例缩小所面临的性能、功耗和可靠性问题。由于传统的按比例缩小的材料解决方案无法获得足够的性能,因此,近些年来提出了一些新技术,例如3D结构(包括密集节距硅通孔(tight pitch through silicon vias,TSV))或空气间隙结构,不同的信令方法,新的设计和封装选择,使用不同的物理和激进解决方案的新兴的互连方案等。这些创新技术给新的材料系统、工艺集成和CMOS兼容性、计量、可预测的建模和用于互连封装架构设计的优化工具等,带来了严峻的挑战。
11.电源管理[设计]
经济有效地从封装好的芯片处去除热量,使得在可预见的未来能够保持稳定。由于晶体管数量在每个技术代翻一番的推动,电源管理现在成了多数应用门类中最主要的问题。电源管理方面的挑战需要在多个层面上进行应对,特别是系统、设计和工艺技术。为了限制系统动态功率和漏电流功率的电路技术包括:多Vdd、时钟分布的优化、频率分级、互连架构、多Vt器件、良好的偏置、模块关闭等。实现这些方法所面临的挑战包括:向系统设计需求的向上扩展,CAD设计工具在电源优化方面的连续改善(包括针对工艺离散性的设计鲁棒性),以及新器件架构在漏电流和性能等方面的需求等。
12.用于高频(高达160 GHz)应用的电路元件和系统建模[建模和模拟]
对非准静态效应、衬底噪声、高频和1/f噪声、温度和应力与版图的依赖性和寄生耦合等因素的精确、高效的建模是至关重要的。在把工艺凝聚到电路建模之前,需要提高包括统计数字(包括关联)的计算机效率,能够连续地处理局域和全局的离散性。为了支持对器件和电路的同时优化,需要支持使用工艺、器件/电路模拟的高效功能块/电路级评估。需要有能够用于III-V族半导体、CMOS和高压器件的简化模型。还需要有用于可变电抗器、电感器、高密度电容器、变压器和传输线的简化的可按比例缩放的模型。用于RF简化模型的参数提取或许能够减少RF测量工作。参数应该能够从标准的IV曲线和C-V测量中提取出来,如果需要的话,应该能支持模拟。极端的射频应用,例如77 GHz汽车雷达,已经接近100 GHz的范围。40 GHz应用领域内的三次谐波失真需要将谐波建模推至120 GHz。对具有全局影响的效应进行建模变得越来越重要,例如串扰、衬底回路、衬底耦合、电磁辐射和热效应等等。需要将CAD工具进一步提高,以支持异质集成(SoC+SiP),通过对功能块、互连、芯片和封装的交互模拟,实现对不同技术的处理,并覆盖和结合不同的建模、仿真层次以及不同的模拟领域。
13.对纳米结构的前端工艺建模[建模和模拟]
先进的超浅结的形成对支持器件特征的持续按比例缩小来说,是至关重要的。毫秒级的退火和SPER预期将会被广泛用于减少扩散并提高激活程度。在毫秒级的退火和SPER期间的掺杂物扩散/激活以及损伤的进程的建模能力和对模型参数的精确校准,是至关重要的。需要不同的沟道材料来增强迁移率,因此,需要对不同的硅基衬底材料进行建模,包括Si、SiGe:C、Ge、SOI、外延层,以及超薄体器件。这类建模也需要考虑一些新增的因素,包括:薄层中的可能的各向异性、协同注入和应力依赖性、层上的影响包括界面效应和层形成的热学过程。需要对先进注入技术的建模,例如使用分子核素来减少损伤等技术。外延工艺,例如SiGe:C,需要扩展用于具有复杂几何形状的多沟道器件,因此,对外延生长层的建模应该包含形状和形态,这对优化外延工艺是很有用处的。业界将继续广泛使用应力来增强器件迁移率。需要对应力做更精确的建模,包括工艺过程中的材料特性演进(例如退火过程中的塑性变形、由于缺陷生成导致的应力松弛等)。需要对计量和超浅结2D/3D掺杂、应力剖面的反向建模持续地细化改善,以帮助对模拟模型和参数的校正。预期器件将会越来越偏离于准2D,成为3D的器件,因此,需要更加先进的3D网格,以提高3D计算效率和精度,特别是对可移动边界来说,就更加需要3D技术。建模层次将从原子级到连续性建模,用于对体硅和界面处的掺杂物和缺陷进行建模,以帮助理解与纳米级特征相关的效应。高κ/金属栅预期将成为基本的结构,因此,对高κ/金属栅的功函数的建模是非常重要的。
3.2.2 经济有效地进行生产
1.最高质量的设计实现生产率的按比例提升[设计]
每过一个技术周期,可用的晶体管数目增加一倍,设计复杂度也相应增加。为了在工艺技术进步的同时保持设计质量,设计生产率也应该随着设计复杂度的增加而相应增加。提高设计生产率及其IP可复用性是今后主要应该考虑的问题。高层次抽象、基于平台的设计、多处理器的可编程性、设计验证、模拟和混合信号电路的综合等问题,对以和工艺技术代类似的发展速度来按比例提高设计生产率,有重要作用。经济有效的产品制造也需要在可制造设计方面获得持续改善,特别是尽可能减小设计时器件的性能功率对器件离散性和版图风格的影响,光刻友好的设计(使常规的版图风格与越来越严格的设计规则相一致),以及可测试设计和可靠性设计。进一步改善的领域包括新设备、方法和软件,用于:(1)有效地定位由DFT扫描诊断和BIST发现的问题;(2)物理失效分析技术;(3)高效、地实现精整后的DFM解决方案。
2.实现越来越复杂的器件的测试[测试和测试设备]
设计和工艺之间的迭代改善过程进一步增加了下一代技术的复杂性,这给量产提升的成品率学习过程带来了严峻的挑战。硅上的实际器件特征可能会依赖于版图环境,有可能难以通过模型来描述。因此,异常的产品行为,无论是硬缺陷还是由参数漂移造成的缺陷,可能都会变得越来越恶化。对产品失效的测试和分析的效果和效率,成为成品率快速提升的关键性因素。尽管半导体失效分析将随着技术的发展而发展,但是仍然需要付出更大的努力来缩短寻找产品失效的周期时间并通过工艺和设计方法来修正这些问题。
3.继续对测试进行经济方面的按比例发展[测试和测试设备]
摩尔定律预测的继续按比例缩小的经济性,并不能直接体现在测试上。可测试设计(Design For Test,DFT)的创新、结构化测试技术例如扫描测试等的广泛使用,以及更高层次上的测试并行化的实现,到目前为止都很成功地使测试成本得以控制。然而,对越来越复杂的器件、越来越高的质量要求和对并行测试的实际限制,这些新的测试需求将在未来带来严峻的挑战。特别是测试工具(例如探卡)等,无法按比例提高,如果当前的发展趋势继续下去的话,可能会给总测试成本带来影响。新器件架构或集成方法的测试学习曲线的加速,对保持测试成本的按比例缩小曲线和整体技术成本的按比例缩小目标的协同一致,是非常关键的。产品成本的优化应该在设计、制造、成品率学习以及对保证交付产品的整体质量之间取得平衡。对自动化测试设备(ATE)的整个测试程序的自动生成,测试的收敛和系统复杂性解决方案,测试硬件接口的模拟和建模的集成,以及将测试接口硬件和仪器的仿真和模拟集成到器件设计过程中去,给测试成本的按比例降低带来了有挑战性的机遇。
4.积极响应迅速变化的复杂业务需求[工厂集成]
为了积极响应客户们迅速变化的复杂业务需求,除了集成的器件制造商(IDM)以外,不同的业务模式,例如无生产线设计公司(fabless),代工厂,合资企业和外包等,近年来在世界各地不断涌现并发展壮大。此外,必须要注意到,高混合度和低产量的制造业务模型的需求非常强烈,以便能够及时响应不同客户们对SoC器件的需求。这些需求在几个领域内带来了近期的挑战,例如:将更多的和不同类型的测试设备集成起来,软件应用,以及在降低快速量产提升时间的同时使用全功能的软件系统来管理工厂的复杂性。
建立起包括从设计、掩模版制造、前端生产线(front-end-line,FEOL)、后端生产线(back-end-line,BEOL)到测试和封装等在内的信息交换/控制系统,是一个严峻的挑战。对工厂产能和性能的建模以优化产出,改善加工周期,以及降低成本等的持续改进,是成功的高混合度工厂运营的成功关键。
5.在制造成本和周期之间的折衷[工厂集成]
增强的工具可用性,材料处理自动化程度的改进和用于运营灵活性和控制的系统,单晶圆制造,以及非生产性晶圆(NPW)的减少和消除等,是300 mm晶圆线为满足加工周期和成本降低所进行的持续改进的代表领域。从300 mm向下一代晶圆尺寸(即450 mm)进行的转移是半导体工业在2014年-2016年时间框架内面临的另一个关键挑战。这个转移被认为是能够同时满足30%的单位芯片成本降低和50%的加工周期的提高。
6.满足市场变化的成本和性能需求[装配和封装]
“More than Moore”正在推动封装技术的快速变革。一切都在改变:架构、材料、工艺和设备。很多新材料将在未来几年内引入到IC封装领域,以便更好地满足环境保护的需求,改善封装性能,并和45 nm半节距以及更细线条的工艺中使用的铜互连中的低κ介质相兼容。纳米材料给封装业界带来了重大的机遇。3D/SiP封装需求正在催生新的技术:层叠芯片、晶圆级封装、硅穿孔、无源网络中介层、内置式元件、晶圆间的键合、芯片和晶圆间的键合,以及新材料等。对汽车电子的封装,混合燃料和电动汽车的快速增长将带来新型的电子器件,以及新的一组环境条件。
7.对片外元件的集成解决方案[用于无线通信的射频和模拟/混合信号技术,装配和封装]
系统级封装已经被开发用以满足不同应用和系统需求,特别是在快速变化和增长的便携式无线通信设备市场。将这些SiP解决方案集成为一个统一的设计平台,正在变得越来越重要。MEMS或其它工艺使用的高Q RF器件通常是片外器件,因此,需要以“集成无源器件(integrated passive devices,IPD)”的形式制造出来。在基板上形成无源元件(与插入分立元件相对),通常涉及到新增的材料,例如电容器使用的高κ介质,电阻性薄膜或电阻器使用的焊膏,以及电感器使用的高介电常数(高μ)材料。对这类嵌入式无源元件的工艺简化,是实现经济有效的替代技术的关键挑战。测试和调整也带来了显著的挑战,特别是在封装或装配工艺之后的测试和调整,更具挑战性。设计者需要包括工艺容差和电路及测试机寄生元件的精确模型,以便在制造之前能够精确地对嵌入式元件进行模拟。需要解决嵌入式无源元件缺乏CAD工具的问题。
8.化学和材料的评估[环境,安全和保健]
新化学制品/材料/工艺的引入需要有新的迅速的评估方法以便能够鉴别这些化学制品/材料的使用是否对人类健康、安全和环境造成危害。尽管这些方法还需要进一步评估是否满足环境、安全和保健的需求,我们现在已经迫不及待地需要使用它们来加速工艺改造的进程。因此,近期的挑战应该包括减少工艺中使用的可能导致全球变暖(global warming potential,GWP)的化学品的排放、向完全无铅封装的转移,以及对新的材料/化学品的稳健而快速的评估方法以克服技术障碍同时符合环保要求。
9.资源的保护[环境,安全和保健]
由于工业的不断增长以及半导体技术向更精细线条和更大尺寸晶圆的发展,自然的趋势是会增加水、能量、化学品,和其它材料的应用。资源的保护成为一个很重要的问题。它涉及环境资源是否具备,是否可持续提供;影响到生产成本,制造厂位置的选择,以及废弃物品的处置等问题。因此,开发一系列有利于资源有效利用的工艺设备是必要的。需要对化学品和材料的利用以及设施和工艺设备的能耗的降低进行持续改善,同时,要进一步改善超净间的高效热能管理。
10.多种致命缺陷的探测以及信噪比[成品率的提高]
当前的检验系统探测小尺寸缺陷的能力预期能够以和技术周期所要求的特征尺寸按比例缩小的相同速度甚至更快的速度发展。可以增加检测的灵敏度以应对缺陷尺寸的发展趋势;然而,如何能够高效地、经济地从一系列噪扰(nuisance)和伪缺陷中找出真正感兴趣的缺陷(defects of interest,DOI),是一个重要的挑战。从探测单元和样品中降低背景噪声,是提高缺陷描述时的信噪比的重要挑战。深宽比的增加和互连复杂度将继续带来更多的困难,同时,也给检测工具的开发带来机遇。
11.高吞吐率逻辑诊断能力[成品率的提高]
随机分布的逻辑电路区对系统成品率的损失机制(例如,图案处于光刻工艺窗边缘时)非常敏感。解决方案是存在的,但是需要持续改善。在达到随机缺陷限制的成品率之前,系统的成品率损失机制应该能够有效地鉴别出来,并且通过在产品设计时嵌入的逻辑诊断能力来进行应对,系统地加入到设计流程中去。由于不同的自动化测试码的生成(automatic test pattern generation,ATPG)的流程的适应性可能存在问题;当加载大量的逻辑诊断覆盖所需的测试矢量时,自动化测试设备的结构可能会导致测试时间和每个管芯的逻辑诊断时间的显著增加。
12.晶圆边缘和斜面控制及检测[成品率的提高]
与晶圆边缘和晶圆的斜面相关的缺陷和工艺问题可能会导致成品率降低。在缺陷探测、吞吐率和晶圆边缘和斜面检测工具的拥有成本方面的开发和持续改善,对先进器件技术的成品率提高来说,正在变得越来越重要。
13.工厂和公司范围内的计量集成[计量]
应当仔细选择计量方法,并且基于拥有成本(cost of ownership,CoO)对工艺控制进行统计的优化。现场和在线计量正在成为严格工艺控制和提高吞吐率的先决条件。来自所有计量方法(即在线和离线计量)的信息,和先进工艺控制(advanced process control,APC)、故障探测和分类(fault detection and classification,FDC)及其它系统相结合,将被集成到一个数据库,用于确定工艺控制参数,用于将计量信息和成品率结合起来分析,以提高成品率。这种高效、无缝的集成需要确立工艺控制器和接口、数据管理以及数据结构的标准。预期需要对传感器进行持续改进,包括校正和传感方法以及数据处理等。开发新的传感器必须要和先进工艺模块和不断增加的深宽比层级的开发同时进行。
14.复杂材料层叠、界面特性和结构的测量[计量]
金属栅高κ栅层叠,先进的形变和迁移率增强技术,以及先进的互连和低κ介质结构,需要测量方法和标准在关键尺寸(膜厚、特征尺寸、LER等)、材料的物理特性(例如形变)和电学特性包括界面特征(例如功函数、界面态等)等方面的持续改进。前端和后端的薄膜层叠结构的计量,通常提供的是来自较大的测试结构的平均物理或电学特。因此,需要在近期实现正常尺寸下对层叠结构的特征分析。
15.关键计量方面的考虑-精度和不确定性[计量]
将测量和路线图中的数值比较时,有几个重要考虑。这种比较是否有效,强烈地取决于如何进行这种比较。对路线图的精确性的常规解释是根据单件设备的可重复性决定的。“精确性(precision)”这个术语最好能够更广义地从不确定性(uncertainty)这个角度来理解。测量误差是时间(可重复性)、工具(工具-工具之间的匹配)以及采样(样品-样品偏差的离散性)的复杂函数。因此,测量的不确定性是由总的测量-测量、工具-工具和样品-样品之间的偏差离散性来决定的。根据仪器和应用的不同,这些误差分量的重要性也可能会有差异。
16.光刻计量[计量]
光刻的计量将继续受到快速发展的图形生成技术的挑战。对晶体管栅长离散性的正确控制始于掩模版技术。事实上,掩模版误差因子(mask error factor,MEF)的较大数值需要在掩模版层次的更加严格的控制,因此,需要开发更加精确的计量技术。掩模版计量技术包括对正确印制图形的光线的相位的测量。晶圆上关键尺寸和套刻的测量也正在变得越来越具挑战性。对工艺控制和产品安排的测量继续推动着精度、相对准确度和匹配的提高。研究和开发活动的加速对提供未来技术代的可行的关键尺寸和套刻计量技术来说,是非常重要的。所有这些问题,都需要改善的方法,用以对测量能力进行评估,这是另一个重要的计量方面的挑战。
3.3 远期挑战(2017年至2024年)
3.3.1 提高性能
1.对漏电流功耗的管理[设计]
功耗问题是一个非常急迫的挑战,然而,漏电流或静态电流将在远期成为工业界的主要危机,威胁着CMOS工艺自身的生存,正如双极技术在十几年前受到威胁并最终被抛弃一样。漏电流功耗随着几个关键的工艺参数(例如栅长、栅氧化层厚度和阈电压等)呈指数性变化;这给按比例缩小和器件的离散性都带来了严峻的挑战。对低功耗器件来说,漏电流每个技术周期都增加十倍,这里,强调的是源极和漏极的漏电流之和。因此,设计技术的提高必须要成为保持恒定静态功耗的主要力量。需要在高温和腐蚀性的化学工艺处理后仍然保持期望的材料/器件性能。需要在技术开发的早期就发现并应对可靠性问题。
2.使用先进的、非传统CMOS沟道材料[工艺集成,器件和结构,新兴器件研究]
对高度按比例缩小的MOSFET,为了获得更充足的驱动电流,需要使用具有增强的热速度和源端注入的准弹道运行模式。最终,可能会需要高传输速度的沟道材料,例如III-V族半导体,或硅上的锗薄沟道,甚至半导体纳米线、碳纳米管、石墨烯等其他材料。需要将非传统CMOS器件物理地或功能性地集成到CMOS平台上。这种集成需要在硅衬底上外延生长异质的半导体材料,这是很有挑战性的。
3.新存储器结构的寻找、选择和实现[工艺集成,器件和结构,新兴器件研究]
密集线的、快速的和低运行电压的非易失性存储器将是众望所归,最终的密度的按比例缩小可能会需要三维架构,例如在单片集成中的垂直可层叠的单元阵列,并且具有可接受的成品率和性能。DRAM的按比例缩小预计会越来越困难,特别是介质等效氧化层(EOT)的按比例缩小。获得极低的漏电流和功耗也将是很困难的。所有的现存的非易失性存储器形式都面临着基于材料特性的极限。成功将依赖于找到并开发出替代性的材料和、或开发出替代性的新兴技术。
4.通过非常规方法实现从传统的按比例缩小向等效的按比例缩小和功能多样化发展[互连]
线条边缘粗糙度、沟槽深度和剖面、通孔边墙粗糙度、刻蚀偏置、由于清洗造成的减薄、CMP效应、多孔低κ空洞和边墙的交叉、阻挡层粗糙度和铜表面粗糙度等,都将对铜线的电子散射有负面影响,并导致电阻率的增加。互连层的增加,加上新材料的使用、特征尺寸的减小、与图形相关的工艺、替代性存储器材料的使用、光学和RF互连等因素,使得困难不断增加。高深宽比结构的刻蚀、清洗和填充,特别是低κ双金属镶嵌结构和纳米级的DRAM,都是严峻的挑战。用于制造新结构的材料和工艺的结合,带来了集成的复杂度。互连层的增加使得热机械效应出现了恶化。新器件/有源器件可能会加入到互连线上。三维芯片层叠由于能够提供功能的多样性,因而巧妙地克服了传统的互连按比例缩小的缺陷。满足成本目标的工程上可制造的解决方案是关键的挑战。
5.光刻胶材料[光刻]
化学放大的光刻胶敏感度的极限,由于酸扩散长度的问题,会在22 nm半节距之后出现。随着器件的激进的按比例缩小,需要的栅关键尺寸控制水平降低到1.5 nm(3σ),而2016年,对每一种光刻解决方案来说,线条宽度缩窄都将会达到
6.CMOS和存储器器件向新的结构的转变[前端工艺]
CMOS和存储器器件的按比例缩小存在着几种共同的可能性。预期将通过新材料、新结构和/或3D集成,随按比例缩小(等效的按比例缩小)共同前进。其中,CMOS基础结构的选择是非常困难的,例如,沟道材料和多栅结构将需要同时开发新的工艺技术。这些技术包括起始材料、表面准备、光刻、图形的刻蚀以及带有增强技术的栅层叠、掺杂、计量、工艺的均匀性和可靠性等。一旦做出选择,就无法后悔。需要在国际路线图工作组间,在工艺集成和制造的所有方面进行讨论和协调。在存储器领域,基于电荷的器件面临着物理极限,例如离散性和串扰。为了保持成本、功能、创新技术的可持续按比例发展的趋势,需要通过新的数据存储机制或经济有效的3D集成来实现。
7.非破坏性的生产级晶圆测量及掩模板级的显微镜方法[计量]
需要有用于3D结构关键尺寸测量的非破坏性(无表面的充电或沾污)和高分辨率的晶圆/掩模版级的显微技术。需要深刻理解实际物体和通过仪器分析出的波形之间的关系,以改善关键尺寸的测量,包括物理特征的测量。需要改善表面的充电和沾污,以及传感器和传感方法。需要具有失常校正的新设计,用于高分辨率和更高的吞吐率的计量。高分辨率光学器件、波形分析和非充电技术的结合,使得我们可以精确地掌握3D结构的关键尺寸测量,包括镶嵌工艺的边墙形状和沟槽结构的测量。同时,关键尺寸计量工具也必须使用标准参考材料或结构进行校正,以便能够进行可靠和稳定的测量。
8.将芯片、无源器件和衬底集成在一起的系统级设计能力[装配和封装]
将系统设计和制造在多个公司中间区分开来,使得对性能、可靠性及复杂系统的成本的优化变得非常困难。需要有对信息类型和信息质量的管理的复杂标准,以及信息传递的结构。内置式的无源元件可能需要集成到“焊凸”中,以及衬底中。
9.材料技术[新兴材料研发]
为了能够推荐具有可控特性的材料,在定义、排序和达成共识以便推荐可能的解决方案时,存在着大量的困难。此外,这些特性必须要足够详细地定义,以便最终能够及时地转移到工艺和集成器件结构工作组,进行进一步的实践研发工作。这些特性必须要能够描述新兴器件在纳米尺度下、高密度情况下的工作情况,并落实在长程的路线图时间表中。为了改善对高密度器件的材料特性的控制,需要对材料综合的研究进行协调,并和新的、改善的计量和建模并行地集成起来。
10.传统的CMOS制造技术之后的的不确定的技术[工厂集成]
取代传统的CMOS器件的新的器件类型的不确定性,以及它们的制造需求的影响,将对工厂设计有较大的影响。由于工业界寻找和开发新器件的时间表以及创造新的、革命性的和突破性的工艺技术的不确定性,需要对下一代工厂进行建模和设计,并使其具有广泛的灵活性。未来的工厂必须要有能力通过早期研发和及时量产实现灵活性和低成本工业转移,并考虑到给定的芯片尺寸每年等效晶体管尺寸缩小0.7倍的潜在困难,并具有成本效率。推测、定义和实现工厂集成的资源,对工业界来说是一件很困难的事情。
3.3.2 经济有效地进行生产
1.新材料的工艺和电学特性的建模[建模和模拟]
计算材料科学工具需要能够预测器件和互连中应用的新材料的材料综合、结构、特性、工艺选择和运行的行为。特别需要建模的领域包括:栅层叠、对介电常数的预测性建模、体极化电荷、表面态、相变、热机械(包括迁移率的应力效应)、光学特性、可靠性、击穿、漏电流(包括能带结构),以及源自工艺、材料和结构状态的隧穿等。3D互连的新的集成需要对空气隙进行建模,还需要数据对超薄材料特性以及新的超低κ材料(它的模型需要能够预测工艺对它们的内在性能的影响)进行建模。需要使用建模方法辅助计量,在下述因素之间建立起联系:基本原理的计算、简化的模型(经典MD或热动力学计算)以及计量(包括ERD和ERM应用)。用于数据库积累的半经验的计算正在变得越来越重要。
2.在线缺陷特征化及分析[成品率的提高]
由于需要处理更小的缺陷尺寸和特征尺寸,需要光学系统和能散X射线电镜系统的替代技术来实现高吞吐率在线特征分析和对小于特征尺寸的缺陷的分析。需要分析的数据量大幅度增长,因此,需要有新的方法用于对数据进行分析处理以保证质量。
3.成本控制和投资回报[光刻]
将光刻技术推进至22 nm半节距需要引入新的光刻技术,例如扩展的紫外线光刻(Extended-Ultraviolet Lithography,EUVL),或诸如多次图形生成等新技术。所有的这些技术都将给单次曝光的浸没式光刻工艺带来很大的变化,当前的目标是32 nm闪存非接触多晶半节距和45 nm DRAM接触的M1半节距技术周期。因此,持续地改善曝光工具成本与吞吐率的比值,可能是一个无法解决的困难。掩模版成本是光刻成本的一个重要组成部分,因此,需要开发经济有效的后光学掩模版。同时,预期经济有效的光刻系统将会用于未来的450 mm晶圆技术代的制造。
4.用于成品率学习的测试 [测试和测试设备]
测试的表面上的作用是作为理解基础的缺陷机制和工艺裕度的反馈环,而帮助实现快速的制造工艺成品率学习和改善,则在传统上被认为是比筛选硬缺陷的重要性要低一些。随着特征尺寸(以及缺陷尺寸)的不断缩小至光学波长以下很多,以及快速增加的缺陷分析吞吐率时间、失效分析效率的降低和其它物理技术(pica,激光探针)不断接近其实际物理极限,工业界正在接近一个战略性的转折点,对半导体业务来说,DFT和基于测试的诊断和成品率学习技术,正在变得至关重要。换言之,历史上的故障隔离和失效分析方法,在本质上无法支持过去的工艺技术代的成品率学习的速度的可持续发展。需要有更加普遍的方法来实现产品的片上电路DFT,并改善片上的工具和诊断软件工具,以提高故障隔离的水平。
5.可持续发展和产品的监护回收[ESH]
为了做好产品的监护回收,需要有商务层面的考虑和可持续发展方面的指标(经济有效且及时)。考虑环境、安全和保健的设计应该成为设施、设备和产品设计和管理决策的不可或缺的组成部分。友好的设施、制造设备和工业产品的寿终重用/再循环/回收,对商业需求和环保需求来说,都将越来越重要。
6.AC功率按比例缩小[工艺集成、器件和结构]
DC功耗由Ioff、关态电流决定,而AC功耗则主要依赖于Vdd和电源电压。由于速度和功耗密度的需求,需要保证足够的驱动电流,因此,Vdd无法有效地按比例缩小,导致总功耗持续攀升。需要替代性的沟道材料来提供可能的解决方案。
半导体技术发展范文2
全球半导体业大发展
飞思卡尔半导体董事会主席兼首席执行官RichBeyer发表了前瞻性的主题演讲，他认为，我们即将走入“智能互联”时代――人与人、人与物智能互联，这依赖于半导体技术的高速发展，以及半导体技术在各个行业的深化应用，全球半导体行业将迎来发展的春天。
特约参会的未来学家Hugh Herr就美国正在研究的生物工程与半导体结合，以及半导体技术在医疗等行业的应用进行演讲，吸引了无数观众。Hugh Herr本身是一名运动员，一次登山事故让他失去了双脚，是采用飞思卡尔芯片技术的假肢让他重新站立起来，并且可以像常人一样健步如飞。他介绍，美国的前沿研究正在研究在人类大脑中植入芯片，让行动不便或失明的人通过意念指挥行动。目前，很多最新的研究已经在小白鼠身上试验成功，并正在一些高位截瘫的病人中试验，相信不久之后就能在医疗行业应用。
会现场，一台安装了飞思卡尔芯片的智能医疗机器人，以很快的速度移动到主持人旁边，现场检测主持人的血糖状况，并给出医疗建议，这一前瞻性的实用医疗技术让人大跌眼镜。
RichBeyer先生认为，未来半导体技术将逐渐走向深入的行业应用。
未来5年平板电脑
将超PC
RichBeyer认为，由于移动互联网的普及应用，5年内智能平板电脑将取代传统的PC，而且平板的应用将不只局限于“平板计算机”的模式，未来包括打印机或是一些家用电器，如电冰箱等产品，也都会具有类似平板计算机的功能。
“这一结论并非我个人的想法，不少权威业界人士以及独立分析机构都有类似的想法。”例如，Gartner最近的一份分析报告指出：到2015年，智能手机用户将达100亿；10年内，全球半数人口将通过移动终端设备上网；5年内，平板电脑有望取代传统PC。
为了迎接这一趋势，飞思卡尔从去年开始涉足平板电脑并成立了相关的部门。在去年的美国拉斯维加斯消费电子展(CES)上，飞思卡尔推出的新型智能平板电脑备受关注，同时也展示了内含全新QorIQ系列多核应用处理器的多款智能手机、平板电脑、电子书阅读器等。
工业转消费，硬件转软件
飞思卡尔原来是摩托罗拉旗下的半导体部门，2004年从摩托罗拉分离，2006年被黑石集团、TPG资本和凯雷集团等财团出资176亿美元收购。今年5月26日，飞思卡尔在纽约证券交易所重新上市，这为公司募集到了大量资金。
“飞思卡尔的业务主要由消费和工业市场两大块构成。其中，工业市场占据了销售总额的90%左右，尤其在汽车电子领域，飞思卡尔是美国汽车行业的最大芯片供应商。”RichBeyer介绍说。但是，随着全球消费电子市场日益火爆，飞思卡尔开始从工业市场向消费市场转型。“目前，消费电子产品只占公司销售总额的10%，但我们的嵌入式半导体产品已经开始广泛应用于电话、网络和消费电子产品中，如众所周知的亚马逊Kindle、索尼Reader以及中国的汉王等电子书都采用了我们的应用处理器，苹果也采用了不少专利。未来，消费电子尤其是平板电脑，将是飞思卡尔重点关注的领域。”他说。
半导体技术发展范文3
关键词：自动化测试仪表 可靠性 人机对话
中图分类号：TP21 文献标识码：A 文章编号：1672-3791（2013）01（c）-0000-01
科学技术的飞速发展促使社会意识形态发生转变，使得人们对生活的追求更加富有人文主义特色，社会各领域对环境的要求更加严格，对产品的现代化程度要求更高，其中节能减排战略促使新型能源产业风靡全球，带动了全球半导体技术的进一步发展，比如太阳能行业逐渐成为新时期的朝阳产业，该行业中对仪器仪表提出了新的要求。作为现代化仪器仪表的制造商，间接地为现代化科技的发展创造了基础科研平台，通过提供先进的仪表，可以提高用户的生产效率，提升产品质量，监控排放，为低碳经济做出更大的贡献。
1 半导体行业对自动化仪器仪表需求分析
1.1 自动化仪器仪表现状
全球科技创新的日新月异带动了我国制造业的飞速发展，进入新世纪以来，我国半导体行业对自动化仪表的需求明显加强，无论从技术特点还是市场数量上都呈现递增趋势，从技术含量上分析，我国科研、量产中所使用的自动化仪表已经处于世界领先水平。
上世纪初，国内仪器仪表稳步发展，主要源于工业半导体行业的需求增加，从技术层面上拉动了整个行业技术水平的提升，尤其在新产品开发上取得了显著成效，比如说拥有自主知识产权的电磁流量计、智能化电动机执行系统等。
1.2 半导体行业对自动化仪器仪表的需求分析
目前，我国半导体行业使用较多的仪器仪表主要是小型检测单元，比如在集成电路、液晶显示、半导体薄膜、太阳能电池制备等领域的使用较为频繁。自动化仪器仪表的使用往往依赖于半导体设备的发展程度，现阶段该行业中使用较多的是各种薄膜沉积系统、成分检测系统等，涵盖面较广的是PECVD（plasma enhanced chemical vapor deposition）、HWCVD（Hot wire chemical vapor deposition）、MOCVD（metal organic chemical vapor deposition）系统以及相关检测设备等。半导体设备中对压力计、传感器、流量计、温度计等元器件的使用较多，尤其在半导体行业制备薄膜材料的工艺中对以上元器件的要求相对较高。
（1）压力表
由于半导体技术具有相对较高的精密性，在半导体薄膜的制备工艺中，要求对工艺参数精确控制，反应腔室内部工艺气体的压力大小，成为该行业工艺技术中的核心参数。对工艺气体压力的检测通常采用压力计以及相关的各种真空检测设备。半导体设备的正常运行必须以厂务设施作为保证，包括水、电、气等条件，其中“水”主要用于设备冷却或者恒温加热，因此需要采用压力表对水压、CDA（condensed air）等进行严格控制方可保证工艺正常运行。
（2）流量计
流量计一般应用在化学沉积系统中，对气体流量起到监测、控制作用。对于半导体工艺来说，产品制备工艺参数是决定器件性能的关键因素，其中化学气相沉积系统中反应气体的流量对最终产品质量起到直接的决定性作用，对气体流量的控制不仅要体现动态时效性，更重要的是要在量的控制上具备较高的精确度，目前国内制备MFC的技术已相对成熟，为我国半导体行业的发展奠定了基础。
（3）传感器
传感器在现代工业时代的使用极为广泛，半导体设备中对传感器的使用大多体现在设备机械传动部分。在半导体产品制造中，要实现设备的流水线运行，离不开高可靠型的传感器元件，通过传感器协调不同工序、设备不同部位的联动，进而保证整个工艺的流水线运行。
（4）温度计
随着科学技术的发展和现代工业技术的进步，测温技术也不断地改进和提高，其中金属温度计是利用两种不同金属在温度改变时膨胀程度不同的原理工作的，在半导体紧密制造中通常用来检测液体、气体的温度，测试温度偏中低水平，适合工艺流程中在线、动态、实时监测。
半导体工艺中对金属温度及的使用大多是用来检测特殊反应气体的温度，由于普通加热器很难通过热电偶检测衬底温度，通常在反应腔室特殊部门安装金属温度计监测生长基元的温度，从测量精度和实际可操作性上提高了半导体工艺的可行性。
2 自动化仪器仪表在半导体行业的发展趋势
自动化测试仪表技术未来发展趋势主要体现在高智能化、高可靠性、高精密度、优良的响应性能等方面，半导体行业仪器仪表技术主要针对具体应用特性而体现出以下几个发展方向：
2.1 人机对话智能化发展
人机对话技术是自动化仪器仪表发展的核心方向，也是未来信息化社会的主流技术，半导体行业对仪器仪表的使用目的是为了便于更好的控制工艺流程，提高对设备的可控性，如果自动化测试仪表具有强大的人机对话特性，能够快速、准确的体现设备运行状态，在半导体制造工业中无疑起到了举足轻重的作用。自动化仪表的人机对话性能是通过设备控制端和仪器之间的对话界面实现，通过人类可以识别的界面端口，读取仪表对设备状态的检测数据，从而对工艺过程起到指导作用。
2.2 集成技术的标准化发展
自动化仪表的应用直接依赖于其能否与其他设备形成对话流畅的有机整体，随着人类科学技术的不断进步，半导体行业对自动化仪表的使用需求逐渐增多，不同设备具有不同的逻辑控制系统，如何将自动化测试仪表的接口、通信、软件控制单元和半导体设备逻辑控制语言相融合成为该行业技术发展的瓶颈，如果实现测试仪表在不同半导体设备上的集成标准化，将大幅度提升自动化测试技术的进步。
2.3 可靠性技术的提高
自动化仪表在工业生产中起到“中枢神经”的作用，对其可靠性不容忽视，尤其对于大型复杂的工业系统中，自动化仪器的可靠性关系到整个企业、乃至行业的发展命脉。对于半导体企业检测与过程控制仪表，大部分安装在工艺管道、工序过渡段，甚至多数环境存在有毒、易燃、易爆等特种气体，这些特殊环境对自动化仪表的维护增加了很多困难。因此，在使用特种气体的半导体行业中对自动化检测仪表的可靠性具有较高的要求，尽可能降低其维修频率，为工业安全生产提供必要保证。
3 结语
当今世界已经进入信息时代，自动化技术成为推动科学技术和国民经济高速发展的关键因素，其中自动化测试仪表作为科研、工业化生产的基础硬件设施而不断发展成熟，在半导体行业中的应用逐渐广泛深入。随着行业科研水平的提高，对自动化仪器仪表有了更好的要求，可靠性、集成技术、智能对话特性成为自动化测试技术发展的首要任务，对自动化测试技术以及测试仪表的使用起到举足轻重的作用。
参考文献
半导体技术发展范文4
关键词：半导体照明；产业集群；协同创新；技术路线图
世纪之交，美国、日本、欧盟、韩国、台湾等国家和地区相继推出了半导体照明国家或地区发展计划，大力培育和发展本国或本地区的半导体照明产业。在微观层面，以美国GE、荷兰PHILP、德国OSRAM三大世界照明生产巨头为代表的跨国公司，纷纷与上游半导体公司合作组建半导体照明公司，积极创造竞争优势，并正在中国抢占专利制高点，对我国的半导体技术发展形成了合围之势。因此，长三角作为中国半导体照明产业化的重要基地，有责任形成产业联盟，通过产业集群协同创新，共同应对跨国公司的竞争。
长江三角洲地区的LED产业集中在上海，江苏的南京、扬州和无锡，以及浙江的杭州等地区，开始呈现向园区聚集的发展趋势，且整个半导体照明产业链的投资都比较活跃。2007年，长三角的半导体照明产业规模约占国内总体规模的40％左右。截至2007年，在中国半导体照明联盟的73家会员中，长三角地区的半导体照明企业和机构有26家，占总数的三分之一。同时，长三角拥有中国六大半导体照明基地中的上海基地和扬州基地。其中，上海已经在半导体芯片制造和封装应用等方面呈现出良好的产业发展态势，并形成了比较完整的产业链和企业群；江苏在LED封装及应用方面已经初具规模；宁波具有良好的产业基础和经济区位优势，是国内主要的特种照明灯具生产基地，发展潜力巨大。
1 长三角区域半导体照明产业集群协同创新的现状及问题
1.1 协同创新现状
1.1.1 组建战略联盟，实现共同发展江苏奥雷光电(镇江)已形成了从大功率高亮度LED外延片和芯片制造―器件封装一应用三个领域的产业布局，无论从技术实力还是产业布局上都已处于国内领先地位。2005年江苏奥雷光电与上海宇体光电合作，在大功率高亮度LED外延和芯片进行研发和生产，并已签订协议，拟组建宇奥光电集团公司，共同发展LED芯片产业。
1.1.2 依托跨区产学研联盟，建立企业技术中心江苏日月(盐城建湖)照明公司、伯乐达集团(盐城)、盐城豪迈照明科技公司，分别与清华大学、北京大学、复旦大学建立长期合作关系，形成一定规模的封装应用生产线。此外，扬州市开发区先后引进清华大学、南京大学、中科院、中国电子科技集团公司等国内一流高等院校、科研单位落户，合作建立了扬州一南京大学光电研究院、中科院半导体研究中心、江苏省半导体照明工程技术研究中心、江苏省半导体照明检验中心、扬州一南京大学半导体照明研究院、扬州半导体照明和太阳能光伏应用研究与检验中心等研发机构10多家。
1.2 存在的主要问题
近几年，虽然长三角的LED产业发展较快，但由于均缺乏高新技术和知识产权体系作支撑，目前仍在低附加值领域徘徊，LED照明产业存在的问题主要表现在五个方面：
第一，在产品的应用开发上，低水平重复，缺少具有产业支撑度的龙头企业和企业集团。企业产业规模小，不能引领产业链的延伸和产业集聚。产业整合不够，绝大部分企业还是混战于低端市场，缺乏规范和约束，过度竞争导致在一定程度上影响到行业整体声誉，另外对封装前沿技术的研发广度和深度不足也需要引起足够重视。
第二，标准评价体系尚未建立，检测方法与手段缺乏，市场不能有效规范，市场竞争无序，产业管理部门需要加强合作。后应用领域本土市场规模巨大，但无标准、无规范的现象更加严重，产业高度分散，器件应用随心所欲，因设计、生产、安装不规范导致应用产品早期失效的现象比比皆是，给半导体照明产业的健康发展已经带来一定损害。
第三，基础性研究与产业化人才缺乏，结构不合理，核心装备与配套材料国产化的问题急需解决。
第四，行业发展缺少必要的政策支持，政府对半导体照明产业的扶持力度有待加强。
第五，缺乏长三角半导体照明联盟和合作平台，交流信息不充分，也是阻碍长三角产业聚集的重要原因。
1.3 产生问题的主要原因
1.3.1 缺乏产学研联合创新，影响自主创新能力的提升长三角地区在半导体照明产业领域还没有很好的形成产学研联合创新局面，表现在研究室、实验中心和各企业间各自为战，没有形成实质意义上的产业联盟。造成长三角地区半导体照明领域产学研联合创新缺乏的原因有：一是合作的积极性不高，高校、研究所更加关注这一领域的基础研究，例如照明材料的研究，而它又很难在短时间内获得突破，企业则是关注应用研究：二是高校、研究所管理机制与产学研合作要求不一致，高校教师的职称评定与论文挂钩，而企业更强调技术的应用开发；三是知识产权以及合作创新的成果归属问题目前国家还没有明确的规定，致使在合作过程中时有发生知识产权的纠纷问题。
1.3.2 企业规模偏小，标准建设滞后，产业集中度不高，阻碍了产业的集群发展长三角地区从事半导体照明的企业规模相对偏小，都是新成立的企业，资金薄弱，企业管理也相对薄弱，竞争不规范，今后很难在国际上规模竞争，至今还没有看到长三角地区有一家半导体照明企业上市融资。并且，中小企业融资难，也是制约长三角地区半导体照明企业规模不大的重要原因。此外，缺乏有影响力和有实力的企业制定技术标准，造成半导体照明行业没有统一的标准。短期看。没有统一的标准，将使半导体照明领域的竞争陷于无序状态。长期看，缺乏标准，必将使长三角地区的半导体照明产业在国际竞争中处于不利地位。
1.3.3 各地行政壁垒的存在，阻碍了产业链的有效整合上下游产业有机结合，专业化协作和分工是产业健康发展和成熟的标志，因为半导体照明产业的上下游产业的技术关联度相对较高，范围经济的属性较强。但由于行政壁垒的客观存在，长三角地区各个城市在制定半导体产业发展规划时，很少站在长三角的角度来考虑，在发展选择上几乎雷同。这样使企业集中在比较专业的领域，很少有企业能够在产业链条上进行垂直整合，没有一家企业形成了包括“衬底―延―芯片―封装―应用产品”的完整LED产业链，而长三角地区至今没有极具规模的封装厂。而以国外的发展经验来看，基本上都是走产业链垂直整合的发展道路，如美国的GELCORE的公司。
2 长三角区域半导体照明产业集群协同创
新的对策建议
2.1 发展战略
2.1.1 做强做大的集群发展战略 培育长三角的半导体照明产业的龙头企业，培养一批品牌企业。龙头企业是产业集群的支撑，产业集群的发展，必须要有龙头企业的牵动和带动。在培育龙头企业上，长三角各地政府要对获得全国驰名商标、中国品牌产品等的优势半导体照明企业实施重奖，并通过项目投资、土地、贷款上的政策，鼓励一些相关大企业集团通过收购、控股等资本运作方式进入半导体照明领域。同时积极引进和培育关联性大、带动性强的大企业，鼓励龙头企业提高核心竞争力，发挥其辐射、示范、信息扩散和销售网络的产业龙头作用；重点扶持关键性核心企业的技术自主创新项目，提升龙头企业带动力和产业集群竞争力。通过又强又大的龙头企业带动，在其周围聚集一大批配套企业，最终形成产业的集群发展。
2.1.2 协作融合创新发展战略一是加强长三角的科技和经济部门积极与上海世博局开展协调和合作，在世博会展览区一些照明、装饰、装备。采用政府采购的方式，建立半导体照明示范区。二是加强半导体照明产业链内部之间的整合和协作，形成合理分工体系。三是加强与第三产业融合，形成专业化的半导体照明市场。
2.1.3 技术标准发展战略“一流企业做标准、二流企业做技术、三流企业做产品”。作为规范国际秩序的依据和准则，标准成为企业竞争的制高点，同时，标准也不再仅仅是技术和经济层面的问题，而上升到政治层面，国际上一些国家经常利用标准来保护本国的产业。因此，在半导体照明产品还缺乏国际公认的技术标准背景下，长三角地区完全可以在培育龙头企业的同时，积极参与国家层面的半导体照明技术标准体系建设，为我国未来半导体照明产业发展在国际上获得更多的话语权。
2.2 路径选择
根据长三角地区半导体照明产业发展的现状特点、存在的问题以及半导体照明技术发展趋势，制定长三角区域半导体照明产业集群演化关键技术创新路线图，见图1。创新路径分三步走：
第一步，加强要素交流，通过引进发达地区的生产设备，建立半导体照明产品的企业，生产半导体照明的应用产品。但是，引进不是简单的引进。把技术和设备引进之后必须继之以消化、吸收和创新。同样的设备，别人制造出了一流产品，我们做不出来，原因很简单，我们没有掌握引进的设备，没有掌握工艺技术。同时，这个阶段的创新主要是集中在半导体照明下游产品的研发上。此外，在半导体的上游技术也要加强，为后续创新打下基础。
第二步，加强产业资源整合，通过市场机制推动有实力的企业兼并。国外都是大公司在发展半导体照明技术，他们的技术与研发资金雄厚，而国内的半导体照明企业规模偏小，市场竞争混乱，不利于产业技术创新的增强和产业的健康发展。因此，国家可以出台一系列的鼓励政策，在长三角等市场经济较为发达的地区，鼓励一些大型上市公司，通过资本运作，来兼并相关半导体照明企业，加强在产业链上的垂直整合，加强半导体照明中游产品研发，强化半导体照明技术的集成创新。
第三步，加大融合与协同创新，在产业层次上做到有所为有所不为。从技术路线角度考虑，国内可以分几个梯队进行研究，第一梯队主要围绕国际上主流的技术路线去走，在主要技术路线上创造新的知识产权。而第二或第三梯队就要研究国外也没有实现批量生产的新方法，走出国际三种技术路线的包围。例如开发直接发白光的芯片，开发受激发后直接发白光的白光荧光粉。从产业链角度考虑，长三角应当重点发展封装和应用技术，但上游技术领域也不能放弃。
2.3 发展对策
2.3.1 建立专利诉讼预警机制，增强企业的应诉能力 由于长三角地区的半导体照明企业的规模相对较小，还没有引起国外半导体照明大公司的注意。但到了上海2010年举办世界工业博览会之后，半导体照明产业可能做大后，国内企业由于缺乏半导体照明的核心专利技术，导致被诉讼的概率会更高。因此，长三角应该建立一个产业联盟，建立专利诉讼的预警机制，以应对长三角的半导体照明企业在遭遇国外专利诉讼而处于的不利地位，做到未雨绸缪，变被动为主动。一是要建立该领域国外专利诉讼的信息共享机制，成立专家顾问中心，聘请各领域专家对联盟成员提供指导，为联盟的对外交涉提供咨询，及时发出预警信息。二是诉讼经验的共享机制，一旦遭到，而可作到有备而来。
2.3.2 合纵连横，形成专利联盟 随着半导体照明产业国际竞争加剧。国外一些知名企业纷纷组建战略联盟，采取专利相互授权，共同打击专利侵权行为。因此，在国外大公司采取专利相互授权的联合包围的策略之时，长三角乃至国内的企业也要采取合纵连横和建立联盟的反突围的策略，众人拾柴火焰高，共同抵御国外大公司的专利包围，寻找突破口。所谓合纵，就是要联合长三角地区半导体照明产业的上中下游的企业，采取交叉授权，建立专利战略联盟，形成专利池效应。所谓连横，就是要长三角地区半导体照明产业同一产业链上企业，采取相互授权的方式，增加彼此的专利拥有数量，增强专利拥有的质量，这样一旦有企业在国内或国外遭到专利诉讼，可以增加谈判的筹码，同时可分担高昂的律师费，互通信息，减少单独应诉带来的风险。
2.3.3 联合制定技术标准。促进产业集群发展长三角地区的半导体照明技术和产业在国家中具有一定地位，应该在标准之中有所作为，联合起来，制定标准。主要工作有：尽快完善测试方法、试验方法等基础标准：器件标准应与已有的半导体器件标准协调：研究、制定较成熟产品门类，如芯片的通用规范；对于尚不成熟的产品，应密切关注、研究，适时制定标准；注意产业链上中下游之间的协调；部门之间、行业之间强强联手，共同合作；积极参与国际标准的制定，适时提出国际标准提案。
半导体技术发展范文5
关键词：C02F1/30；C02F1/32；B01J+；TiO2；titanium dioxide；水处理；光催化剂；专利；综述；日本；载体
1、技术起源
TiO2的光催化氧化技术追溯于1972年Fujishima 所报道的在光电池中受辐射的二氧化钛可发生持续的水的氧化还原反应而产生氢气[1]。此后，科学界和产业界便陆续开展了半导体二氧化钛用于非均相光催化剂的研究。由于其稳定性高，成本低，对环境和人类均无毒，能够负载于众多的载体，能够完全将有机污染物矿化降解，高催化活性，耐光腐蚀，抗化学腐蚀等众多优点，二氧化钛被认为是最有效的光催化剂之一。二氧化钛的应用领域也迅速扩展到空气净化，光致亲水涂层，自清洁，自消毒，废水处理和氢气燃料电池等 [2-9]。本文聚焦于用于水处理领域的基于二氧化钛的光催化剂，试图研究在该领域限定下全球范围内专利的技术发展概况，并重点勾勒出在该领域限定下在日本申请的专利技术发展脉络图。
2、TiO2基光催化剂的专利申请趋势
在DWPI（Derwent World Patents Index，德温特世界专利索引）数据库中，限定IPC分类号C02F1/30或C02F1/32，且B01J+；TiO2，Titanium dioxide，Titanium oxide，Titania作为检索关键词，进行专利检索。
截至检索日（2016年1月1日），DWPI数据库共收录涉及上述限定的专利/专利族申请量为1371，其中在全球美，中，日，韩，欧五大国家局的申请量分别为：150，803，490，45，88，按申请量占比依次排序分别为：CN：58.5%，JP：35.7%，US：10.9%，EP：6.4%，KR：3.2%（因DWPI把含有多个专利的专利族只单独按一个计数，故在各国申请量的总和可超过总数）。
图1为世界各国以及五大国家局涉及用于水处理的TiO2基光催化剂的专利申请量随时间的变化趋势图。图1表明该领域下最早的专利申请是在1984年，申请于日本。此后，各国申请总量随着时间迅速增长，日本在1996年-2006年的10年内，在该领域内的专利申请量的增长速率最快，并于2006年后专利申请量逐渐稳定，表明日本对该领域内的技术已经走向成熟，日本的专利申请量随时间的变化趋势显示出典型的技术发展由萌芽，迅速发展到走向成熟的“S”曲线。而中国在该领域内的研究开始于1999年，在2008年后专利申请量迅速增涨，预计未来在中国该领域内的专利申请仍会保持较高的增涨速度。而美国，欧洲，韩国在该领域内的专利申请量涨幅较小，并不如日本和中国专利申请那样涨幅迅速，猜想可能与各国的具体国情和专利政策不同所致。
3、日本在TiO2基光催化剂的专利技术发展脉络图
上述图1显示日本在用于水处理的TiO2基光催化剂方面技术发展较为成熟，限定专利申请国为日本JP，该限定下DWPI数据库专利申请量为490件。通过对这些专利申请的DWPI摘要进行浏览，可以识别出对TiO2基光催化剂的改性可大致分为5个方面：（1）对TiO2本身的改性，如合成特殊形貌的晶体，增大光催化剂的表面积；（2）使用金属元素进行改性，包括使用贵金属进行表面改性，使用过渡金属离子进行掺杂改性；（3）对负载TiO2的载体进行改性；（4）使用有机分子对TiO2进行表面改性；（5）与其他半导体复合。
图2为日本国内针对TiO2基光催化剂改性的专利技术发展脉络图。由图2可知，对TiO2基光催化剂改性的技术手段发展的顺序为：（2），（1），（3），（4）和（5），表明使用有机分子改性和与其他半导体复合的技术改性手段出现较晚。而对TiO2本体和对TiO2负载的改性手段持续时间较长，技术发展具有较强的连续性，侧面表明这二者是一种成熟有效的改性手段。特别是对载体的改性在时间上的持续性表明通过改性载体来提高TiO2基光催化剂的催化活性是本领域的主流技术。
4、TiO2基光催化剂的未来技术发展趋势
由上述图1可以预判，日本在涉及用于水处理的TiO2基光催化剂方面的专利申请将趋于稳定，而国内在该方面的专利申请还将继续增涨。并且笔者在分析日本专利文献时，发现日本专利的关注点已经由材料的研究转向可产业化的光催化剂反应器的研究，而国内还重点集中于TiO2材料的改性和制备方法，提示我们应关注基于TiO2的光催化反应器的研究以及专利申请，以应对未来在水处理领域的实际应用；且根据图2日本的专利发展脉络图，我国也应注意开展涉及使用有机改性和与其他半导体复合来改性TiO2基光催化剂的研究工作和申请布局。
并且，根据在对该领域的专利信息进行收集整理过程的信息能够推测出，未来该领域内需要解决的问题大概分为[11-18]：
（1）优化TiO2的制备过程，提高TiO2催化剂的比表面积，提高其在污水中的分散性；
（2）提高TiO2光催化剂的循环光催化效率；
（3）提高TiO2对可见光的利用率；
（4）TiO2的光催化反应器的开发；
（5）结合其他微生物处理，物理和化学的水处理手段。
参考文献
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[2] A review on the visible light active titanium dioxide photocatalysts for environmental applications，2012.
[3] Tailored titanium dioxide photocatalysts for the degradation of organic dyes in wastewater treatment： A review，2009
[4] An overview on the photocatalytic degradation of azo dyes in the presence of TiO 2 doped with selective transition metals，2011.
[5] Photoenergy conversion with TiO< sub> 2 photocatalysis： New materials and recent applications，2012.
[8] Photocatalytic degradation of organic dyes in the presence of nanostructured titanium dioxide： In？uence of the chemical structure of dyes，2010.
[9] Recent developments in photocatalytic water treatmenttechnology： A review，2010.
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[12] 王香爱，徐浩龙. 纳米二氧化钛在水处理中的研究进展[J]. 化工科技，2012，02：53-57.
[13] 陈杰山. 国内纳米二氧化钛应用研究的进展[J]. 广东化工，2012，18：78-79+87.
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[16] 解宪英. 纳米级二氧化钛的制备及其应用进展（上）[J]. 上海化工，2001，Z1：37-38+54.
半导体技术发展范文6
作为现代信息社会基础的半导体材料和器件有着相当重要的地位，半导体电子器件本身就具有很多不错的优点，不管是在在工业上，还是在电力设备当中，半导体电子器件的应用被采用的越来越多。可是，半导体电子器件也是存在着或多或少的不足之处的，再加上自身的特点，所以在设计使用的时候要注意。本文就针对半导体电子器件在应用时应该要注意的问题事项提出探讨。
【关键词】半导体电子器件 应用注意事项 探讨
现在的电子器件的发展很多都是离不开半导体的发展的。半导体电子器件的产品使用范围相当的广泛，其中包括了平常到处都可以看见的电子设备，比如说：个人电脑啊、移动电话啊、电视和音响等家电设备，在这些方面可以说技术都是成熟的，质量也是相当可靠的。可是相对于一些有比较特殊要求的行业领域，比如说航空航天技术、燃烧控制技术、运输、交通、各种保护装置或者是一些医疗设备等等，技术的发展还有待成熟。电子器件的发展可以分为三个阶段：第一是真空电子管；第二是固体晶体管；第三是单电子晶体管。
1 半导体电子器件的发展与未来
随着科学技术的相当快速的发展，电子器件的功能也就越来越强大了。人类的发展对器件的需求也推动了半导体器件的发展，而半导体的发展又带动了器件的发展。
1.1 真空电子管
关于真空电子管的意思是指把电子引导进入真空的环境之中，用加在栅极上的电压去改变发射电子阴极表面附近的电场从而控制阳极电流大小，由此来把信号放大。真空电子管的材料有钨、钼、镍、钡锶钙氧化物等等，再以真空电子学为理论依据，利用电子管制造工艺来完成工作。
1.2 固体晶体管
固体电子管具有检波、整流、放大、开关、稳压、信号调制等多种功能。固体晶体管作为一种可变电流开关，能够基于输入电压控制输出电流。与普通机械开关不同，固体晶体管利用电讯好来控制自身的开合，而且开光速度可以非常快，实验室中的切换速度可达100GHz以上。
2 半导体串联与并联以及元件安装的各种选择
半导体的串联与并联必须要有耐高压和抗电流冲击能力强以及反应迅速等特性。
2.1 串联
晶体管在串联的时候必须考虑均压的问题，每一个元件的参数不同使得元件受压不同，电压过高很可能导致元件被击穿。
2.2 并联
元件在并联的时候的要求要比串联的时候要简单，只要开闭电压降及开闭时间等动态特性一致就好了。为了让负载电流均匀地分配于各个元件上，一般来说采用的是在元件上串联均流电阻（用于小容量系统中）或者串联电杆（用于大容量系统中）等方法。
2.3 半导体元件安装各种选择
半导体元件工作的时候产生的热量是不是能够有效的向周围介质中放散，和能不能充分发挥半导体元件的能力关系很大。半导体元件的安装位置应该要尽量的避免周围的热源和可能出现的外来高温影响，防止温度超过设计规定要求，从而致使元件恶化。安装在窗口旁边的装置应该要注意防止阳光直射，避免尘埃。控制柜等结构因考虑电源部分的散热或者柜内良好的热对流，经常选用的是顶部多孔板型式，可是这种结构一点都不防尘，这是需要考虑一下安装环境和防尘措施的，还有要加强日常的检查，经常去清洁外部的环境。
对半导体元件的冷却方式的选择是相当重要的。随着应用于电力设备和电气化铁道等的半导体元件的大容量化，逐渐有强迫风冷式发展到注油式冷却方法，最近采用的一种叫氟隆的冷却办法。这种方法的一次冷却可以用重力自然循环方式，二次冷却可以用自然对流热传导放式，所以不需要泵和风机，噪音小了维护也容易了，并且冷却效率还高了，能使设备的整体小形化轻量化。
半导体在运输的时候也要注意，因为半导体器件和内嵌的元件等运输都必须要遵循和其他电子元件一样的注意情况。用于运输的容器和夹具必须是不会因运输中的晃动等而带有电或者产生静电，使用导电的容器和铝箔等是最有效的措施。为了防止因为人体衣服所带的静电产生的损坏，在处理的过程中必须要通过高电阻让人体接地，从而更好的释放静电。在移动安装了半导体器件的印刷电路板的时候，必须采取防静电的措施。还有在使用传送带移动印刷电路板时，为了避免传送带的橡胶等带电，也要做防止静电的处理。在运输半导体器件和印刷电路板的时候，要注意减少机械的晃动和冲击。
3 防止危害
半导体电子器件在开闭动作中会产生高次谐波的电压电流。高次谐波是会造成电力电容器和电抗器等过负荷和过热，严重的会烧损；还会让继电保护动作失误；会对通信电话和电视等产生干扰。因此有效的防止半导体电子器件在应用时产生高次谐波的危害不能轻视。
而作为防止危害发生，建议可以采取的措施有，增加整流回路的相数；设置高次谐波滤除器；避免过大的相位控制；由大容量电源系统供电等等。目前国外正在考虑采用的有源滤波器和高次谐波补偿装置等防止措施。
半导体电子设备的防干扰和防静电的能力都是比较差的，因为很容易引起错误，所以说，必须要认真对待。涂抹一些带电的防止剂，混连入带电防止剂，改变高分子聚合物的表面层材质，改为含有导体的复合材质，调整相对的湿度等等。
实际上对于防止静电的产生还是很困难的一件事，通过防带电措施来急剧减少产生的电荷的办法，是现在正在实际应用中的。静电的产生是跟随着相对的湿度的下降而增大的，特别是在下降到了百分之四十及以下之后，就会突然变得很容易就产生静电了，所以说在冬天的时候，必要要加强采取相应的措施来加湿。因为剥离或者摩擦而产生的静电，是随着接触面的面积和压力以及分离速度的增大而增大的，所以说要避免高速的摩擦和剥离很有必要。
4 结束语
在提高器件的性能的时候和采取防止静电损坏的对策的时候，必须要做好的是权衡利弊的事。对于最大的额定值和工作电源电压的相关范围，放热的特性和安装条件已经其他的条件，要在长电的规定保证范围之内使用。如果是在使用的时候超过了规定的保证值数，那样造成的故障很多企业是不会对其负责的。
参考文献
[1]赵正平.21世纪初微电子技术发展展望[J].半导体情报，2013，36（1）：1.
[2]王占国.信息功能材料的研究现状和发展趋势[J].化工进展，2014，23（2）：3--12.
[3]王太宏.纳米器件与单电子晶体管[J].微纳电子技术，2012，39（2）：12.