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数字集成电路原理范文1
【关键词】数字电路；实验板；原理；操作
学习数字电路技术都要使用实验箱或实验板来搭建电路，以验证数字电路的功能，使实践和理论相结合。本文所介绍的简易型数字集成电路实验板（实物见图1），具有电路简单、容易制作、操作方便、可靠性高等优点，经教学实践证明，十分适合于职业院校学生或电子技术爱好者学习数字电路技术中使用。
一、实验板电路原理
本实验板由电源电路、8位逻辑电平产生电路、单次脉冲产生电路、数字集成电路安装区、8位逻辑电平指示电路和1位数码管显示电路组成（电路原理图见图2），所有的电路输出和输入接口使用了空心铜铆钉作为电路的连接点，采用在铆钉上焊接导线的方式连接各部分电路元件。
1.电源电路
实验板的电源使用5V/1A开关直流电源作为稳压电源，用直流电源插座接插到实验板，由于开关电源内含有短路保护功能，所以当实验电路出现严重短路时能起到过载保护作用，避免扩大故障。LED9是电源指示灯，C1和C2是电源滤波电容。+5V和GND的电源连接点向其他电路提供5V稳压，其中逻辑电平产生电路、单次脉冲产生电路、逻辑电平指示电路的供电已通过印刷电路板线路连到电源电路，所以不需要另外用导线连接电源连接点。
2.8位逻辑电平产生电路
本电路由八位的拨码开关S1、上拉电阻R1-R8构成和逻辑电平输出连接点X1-X8组成，X1-X8连接点能对其他电路提供高电平和低电平，模拟产生8位的二进制数，当将拨码开关S1的左边第1位开关拨到上方时，连接点X1会输出高电平，反之拨到下方时X1接地输出低电平。
3.单次脉冲产生电路
本电路主要由按钮开关S2和CD4011集成电路IC5组成，IC5中两个与非门组成了RS触发器，当按放一次S2时，能在DQ1输出连接点输出1个无抖动的高电平脉冲，用于计数器实验中，避免需要输入时单个脉时产生多个脉冲串而导致实验出错。
4.数字集成电路安装区
本电路装有4块双列16脚的集成电路插座，分别是IC1-IC4，插座上可安装引脚数量为16脚以下的数字集成电路，每个插座的引脚都已分别连接到铆钉的连接点上，需要连接集成电路引脚时，只需用导线焊到相应的铆钉上。
5.8位逻辑电平指示电路
本电路主要由三极管VT1-VT8和发光二极管LED1-LED8组成，L1-L8为逻辑电平输入连接点。当L1输入低电平时，VT8截止，LED8熄灭指示低电平，当L1输入高电平时，VT8导通，LED8发光指示高电平。
6.1位数码管显示电路
本电路由1位数码管插座、限流电阻R17-R24组成，a、b、c、d、e、f、g连接点分别连接数码管的各字段发光二极管，COM连接点是数码管的公共引脚。数码管安装在插座上，当安装共阳极数码管时，用导线将COM连接点连接到电源的+5V连接点，安装共阴极数码管时连接到电源的GND连接点。
二、实验板的安装制作
1.电路板的制作
本实验板的印刷电路板尺寸为22.5× 14.5CM，学校批量制作可交厂家生产，个人可使用热转印或感光法等技术制作，或用万用电路板分别安装各部分电路，实验时再将各块电路进行拼接实验。
2.安装注意事项
先将所有的空心铆钉焊接到板上，再安装各部分电路的其他元件。发光二极管和电解电容元件体要贴板安装，三极管元件体距离电路板的高度不要超过3mm，以防元件过高使实验板上的元件在中操作和存放过程容易折断。拨码开关需要倒装，数码管的插座使用两条4P排针座。
三、实验板的操作
以74LS00与非门逻辑功能测试实验为例，首先要熟悉74LS00的外形引脚排列，确定测试第1个与非门，在数字集成电路安装区的IC1插座上找到与这个与非门的对应引脚，74LS00只有14只引脚，所以将IC座上的8和9脚不用，把16脚的IC座作为14脚的IC座使用。然后将与非门两个输入端的引脚连接点A1和A2点分别用导线焊接到8位逻辑电平产生电路的K1和K2接点，输出端的引脚接点A3连接到8位逻辑电平指示电路的L1连接点，D16和D7接点连到电源电路的+5V和GND连接点。最后在数字集成电路安装区的IC座上安装上74LS00集成电路，接通电源，拨动拨码开关S1的第1和第2位开关，最后观察逻辑电平指示电路LED8发光二极管的亮和灭完成本实验的功能测试（接线图参考图3）。实验时要注意：因数字集成电路容易受静电击穿，所以应先按实验电路图焊接导线，最后才安装集成电路通电测试。
当进行振荡或单稳态等电路实验时，数字集成电路需要外接电阻、电容、晶体管、晶振等元件，可直接将元件的引脚焊接在铆钉上，进行“棚架式”搭建电路。如果实验的集成电路超过4块时，还可把两块或以上的实验板拼接起来进行复杂的数字电路实验。
四、实验板的优点
1.易于操作，电路可靠性高。本实验板与常用的数字电路实验箱相比面板工作区简单，初学者很快能掌握实验的操作，基本能完成数字电路教材中的实验项目。实验板采用导线焊接在空心铆钉的方式来连接电路，连接可靠，有效解决了其他实验箱板中插座和插头在使用一段时间后常出现接触不良的问题，提高了实验成功率。
2.价格低廉，容易制作。数字电路实验箱体积大和价格高，不便于管理和多配置，本实验板所用材料容易购买，价格低廉，仅需几十元成本，体积小重量轻，每个学生可制作一块实验板，为单人单组实验提供了条件，比过去几个学生一组配一个实验箱的实验效果要好，人人能动手做实验，达到“做中学”。
数字集成电路原理范文2
关键词：工程需求；集成电路设计；实践；验证
中图分类号：G647 文献标志码：A 文章编号：1674-9324（2013）44-0089-02
集成电路设计是学科交叉特性显著的一个学科，且其发展日新月异，技术更新非常快，而其主要的更新点体现在工艺水平、设计思想和设计手段上。例如，在设计SOC等大规模集成电路时，设计者首先要全方位地把握系统的主体框架，另外还要注重各个环节中的细节，有效利用EDA软件来精确地实现设计并验证其正确性。目前大多数高校开设的集成电路设计课程融入了多媒体教学，但多媒体教学多局限于PPT课件教学，虽然在教学内容上与过去的板书教学相比得到了很大的扩充，但从教学体系上说对于工程化设计流程的介绍缺乏连贯性、完整性，各个知识点的介绍相对来说较为孤立，学生对所学知识的理解无法融会贯通，对工程化设计的理解停留在概念的层面上。目前课程安排中普遍采用理论教学为主，存在实践环节过少、实践环节不成完备体系等问题。学生工程实践能力不能得到有效提升，用人单位需要花大量的时间和人力对应届学生进行培训；学生容易产生挫折情绪，不能快速适应岗位需求。本教改通过对目前国内急需集成电路设计人才的现状的思考，对集成电路设计课程的教学进行改革，实施以工程需求为导向，以工程界典型数字集成电路设计和验证流程为主线的闭环式教学。在国家急需系统级集成电路设计实用型工程人才的指导思想下，在工科院校要培养能为社会所用工程人才的办学宗旨下，以开发学生潜力、提高学生自主学习积极性为目的，结合用人单位的用人需求，我院集成电路设计课程尝试闭环教育，即课程的章节设置参照工程界数字集成电路系统的典型设计流程，知识内容涵盖从设计到流片生产甚至测试的每一个环节，而每一个重要环节都有工程实验与之相对应，形成完备的闭环知识体系。本教改项目闭环教育可分为理论教育环节和实验教育环节。
一、理论教育环节
闭环教育中的理论教育以工程界大型数字集成电路设计的典型流程为教学切入点，然后以该流程为主线介绍各个阶段涉及的理论知识和可供使用的EDA软件，每次进入下一设计阶段的讲解前，都会重新链接至流程图，见图1所示。反复出现的设计流程图，一方面可以加深学生对设计流程的印象；另一方面针对当前内容在流程中出现的位置，突出当前设计阶段与系统设计的整体关联，加强学生对各个设计阶段的设计目的、设计方法、EDA软件中参数设定偏重点的理解。这种教育方法区别于传统的单纯的由点及面的教育方法，避免出现只见树木不见森林的情况，能够在注重细节的同时加强整体观念。
二、实践教育环节
实践教育环节主要是指与理论教育相配套结合的系列实验。针对每个设计阶段都安排相应的较为全面的实验，与该阶段的理论知识形成闭环。而且，所有的实验基本可按照从系统设计开始到流片、测试的完整设计流程串接起来。
图1 大型数字集成电路设计的典型流程
实验指导书撰写了前端设计内容，在数字集成电路系统初期的系统分析、功能模块划分、具体硬件语言描述编译阶段，加入以硬件语言描述、编译、仿真为偏重的上机实验，目的是学习良好的系统全局观，掌握过硬的代码编写能力，并将设计下载至FPGA中作为初步的硬件设计验证手段；撰写了后端设计内容，采用Cadence公司的自动布局布线器SE进行布局布线，介绍面向数字化集成电路的标准化单元概念及其相关工艺库文件的作用，着重讲授从网表到版图的转化过程以及需要注意的问题，如电源网络的合理布局、时钟网络的时序匹配及平衡扇出等方面的考虑。利用版图编辑器Virtuoso Layout进行版图验证，介绍标准单元版图与定制版图的区别、版图设计与工艺制程的关系，重点在于使学生在对版图建立感性认识的同时对IP保护有更深层次的理解。Verilog仿真器进行版图后仿真实验，强调版图寄生参数对系统功能、时序的影响，后仿真时序文件反标的含义；明确后仿真对于保证设计正确性的意义；培养认真负责的验证思想。
实践教育环节大致分为前端设计阶段、后端设计阶段、测试阶段。
1.前端设计阶段。在数字集成电路系统初期的系统分析、功能模块划分、具体硬件语言描述编译阶段，加入以硬件语言描述、编译、仿真为偏重的上机实验，目的是学习良好的系统全局观，掌握过硬的代码编写能力，并将设计下载至FPGA中作为初步的硬件设计验证手段。
2.后端设计阶段。针对数字集成电路的特点，安排面向MPW流片的实验，介绍将电路转化为高可靠性版图的主要步骤。该实验分三个阶段：①采用Cadence公司的自动布局布线器SE进行布局布线，介绍面向数字化集成电路的标准化单元概念及其相关工艺库文件的作用，着重讲授从网表到版图的转化过程以及需要注意的问题，如电源网络的合理布局、时钟网络的时序匹配及平衡扇出等方面的考虑；②版图编辑器Virtuoso Layout进行版图验证，介绍标准单元版图与定制版图的区别、版图设计与工艺制程的关系，重点在于使学生在对版图建立感性认识的同时对IP保护有更深层次的理解；③Verilog仿真器进行版图后仿真实验，强调版图寄生参数对系统功能和时序的影响、后仿真时序文件反标的含义，明确后仿真对于保证设计正确性的意义，培养认真负责的验证思想。
数字集成电路原理范文3
【关键词】基本结构；静态特性；动态特性；功耗计算；闩锁效应；CMOS集成电路特性；闩锁效应动态功耗
1.引言
CMOS数字集成电路是目前大规模和超大规模数字集成电路中广泛应用的一种电路结构，与NMOS和PMOS数字电路相比较，CMOS数字电路在功耗、噪声抑制、抗干扰能力等方面具有明显的优势。并且由于CMOS数字电路的集成度可以做的非常高，在总体性能上已经超出了TTL电路，因此得到了迅速而广泛地运用。目前CMOS电路占据了99%的市场份额。特别是CMOS电路的制造工艺已经达到了深亚微米范围后，器件特性的变化带来了一系列需要重视的问题。但是在高校传统的数字电路课程的教材中，对TTL电路的原理和特性讲述的比较详细，对CMOS电路的原理和特性却介绍过于简单。特别是对CMOS电路的关键的几个电气特性讲述的更少。因此揭示CMOS数字电路的构成，研究CMOS电路电气特性以及CMOS电路在设计数字系统中一些注意事项，是数字电路课程的教学和正确设计数字系统的一个需要引起注意的环节。
2.反相器的静态特性
在CMOS数字电路中，反相器是所有数字电路设计的核心。几乎所有的CMOS电路的电气特性都可以从反相器得到的结果中推断出来。
Nmos管的开关特性如图1a所示，UT是Nmos管的开启电压，当电压│UGS│≥│UT│时，Nmos管呈现出导通的状态，导通电阻的阻值与UGS的大小呈非线性变化，如图1a所示，输出电阻的典型值在K?范围内。当电压│UGS│≤│UT│时Nmos管呈现出截止的状态，其电阻非常大。在Pmos管的开关特性中如图1b所示，PMOS管和NMOS管成对偶性
在CMOS电路中，推荐的逻辑高电平为VDD，低电平为VSS。因此从图1C所示的反相器电路图中可以看出：当输入逻辑高电平时，此时│UGS│≥│UT│，因此Nmos管导通，UO=VSS。反之Pmos管导通，UO=VDD。
假设一个反相器的输入变量为In，输出变量为Out，反相器的输出电压与输入电压的关系为：，传输特性曲线如图1.d所示。电压传输特性曲线是对CMOS反相器静态特性的最佳的描述。
从中可以看出反相器的特点：
a.输出电压摆幅等同于电源电压，对干扰信号和噪声有很强的抗干扰能力。
b.因为MOS管内部的栅极是一个完全的绝缘体，所以有着极高的输入阻抗。反相器静态时的输入电流几乎为零。
c.反相器在静态时，Pmos管和Nmos管总有一个是截止的，因此流过VDD和VSS间的电流仅仅反相器内部的漏电流。常温下一个含100万门的芯片，在2.5V电压下工作的功耗通常在0.125mW。
3.反相器的动态特性
3.1 反相器的动态功耗和工作频率的关系
反相器的动态功耗主要是由于负载电容的充放电消耗的。当PMOS管导通时，NMOS管截止时，CL从电源吸取了一定数量的能量，输出电压从01。当PMOS管截止，NMOS管导通时，电容CL通过NMOS管释放能量，输出由10。如图3.1所示。
假设输入的是一个理想的方波，即上升沿和下降沿为零，为简化计算，不考虑Pmos管和Nmos管在翻转期间二个场效应管同时导通的情况。反相器输出从01翻转期间电容从电源中取得的能量为对此翻转区间的积分：
在电容上存储的能量Ec通过通过对其在相应周期上对瞬时功耗积分求得：
由此可以看到，从电源中吸取能量的一半消耗在MOS管中，另一半存储在电容C中，在1到0的翻转时CL上的能量通过PMOS管进行放电。
由此可以推出，如果考虑到反相器工作频率的话，反相器静态时01翻转时的功耗为：
反相器的工作频率越高，从电源中吸取的能量也越大。
3.2 电源和输入端信号幅度对CMOS的影响
虽然CMOS电路具有很多的优点，但是由于有一些自身固有的工艺结构引发的寄生效应，如果使用不当，很容易引起CMOS电路的闩锁效应，电路发热直至烧毁。在使用时必须引起注意。
闩锁效应就是指CMOS器件所固有的寄生双极晶体管(又称寄生可控硅，简称SCR)被触发导通，而触发和导通常常是由于CMOS器件的工作电压波动，或者是输入端信号幅度波动等因素引起的。触发后会在在CMOS器件的电源VDD与地线VSS之间形成低阻抗大电流通路，导致器件出现逻辑错误，发热甚至烧毁器件的现象。如图3.2a和3.2b所示。
在正常状态下，VDD和VSS间只有很小的电流通过。由于输入端的脉冲产生瞬间的上冲，或者电源波动产生的波动，在电阻Rw2端产生了电流IRS，IRS电流在寄生的PNP管基极产生了压降，如果压降大于0.7V，寄生的PNP管进入了导通状态。同样，寄生的PNP管导通后在电阻Rs处也产生了压降，又促使寄生的NPN管进入导通状态。这样一个闭合的正反馈的过程就形成了。同样，通过C2的下降沿也会产生同样的效果。此时VDD和VSS间会有大电流通过，即便是电源波动消失或者干扰波消失，电路内仍然有电流通过，只有断开电源才能使得CMOS电路内的正反馈消失。
由以上分析可以得出发生闩锁效应的条件为：
a.当输入端或者输出端出现了大于VDD或者小于VSS的信号，满足了寄生晶体管产生正反馈的条件。
b.电源电压产生了波动，当电压波动过大时使得寄生的晶体管为正偏置，因而产生了闩锁效应。
为防止产生闩锁效应，输入端或者输出端要满足以下条件
有上述分析可得出电源和输入信号的注意事项是：
(1)在布线的时候，CMOS的电源必须加上退耦电容。因为过高的电压波动会使得IRS电流增大，寄生的双极晶体管发生正反馈而产生闩锁效应。
(2)电源提供的电流选择一个合适的数值，避免一旦发生闩锁效应的时候，减少因电流过大而烧毁电路的可能.
(3)输入端的信号不能超过CMOS电路的工作电压VDD。过高的输入电压会使电路进入正反馈的状态，从而发生闩锁效应。从CMOS电压传输特性曲线中可以看出在输入信号VIH=VDD，VIL=VSS时，CMOS电路的噪声容限等参数为最佳状态。
(4)输出端或输入端避免跨接大电容。在开机或关机时，对电容的瞬间的充放电同样会改变寄生三极管的偏置电压而使CMOS进入闩锁效应，电容一般不能大于0.01?。在负载接有大电容时，可以串联电阻，如图3.3所示。
(5)避免信号长线传输，因为信号在长线传输中的分布电容可能会产生振荡引发产生闩锁效应。长线连接的方法如图3.4所示。
4.结束语
理解CMOS电路的电器特性是正确使用CMOS电路的关键。从CMOS电路电压传输特性的曲线中，可以读出电气特性的诸多参数。理解CMOS电路的闩锁效应的触发机制，是正确使用CMOS电路的关键。在CMOS电路飞跃发展的时代，特别是在CMOS电路进入了深亚微米时代，理解和掌握CMOS集成电路的电气特性显得特别重要。
参考文献
数字集成电路原理范文4
创新实验是各个大学正在认真实施及探讨的一个重要课题，也是摆在教师和学生面前的一项首要任务，创新性实验的开发需要创新性的教学平台，几年来，我们根据电子专业的教学特点，将电子电路专业的实验同大学生创新创业实践项目、大学生挑战杯项目和毕业论文设计实践这一系列创新内容相结合［1］，实现了从“传统教育模式”转型为“创新教育模式”［2－3］．例如：设计PNP和NPN三极管电流分配关系演示实验仪，设计声光控传感器件性能的演示电路，设计可控硅导通特性演示电路，设计COMS集成电路特性演示电路等先进行电路的仿真实验，进而制作成有创意的演示教具，开发设计了一系列创新实验内容，既培养了学生的创新精神，又为实验教学奠定了一定基础．
2创新实验电路举例
几年来山西师范大学物信学院电子专业通过开放性多种实验训练方式，学生制作出有特色的多种创新电路及创新电路实验演示板，例如：图1是用数字集成电路制作的三极管电流分配关系演示仪，接通电源，该演示仪能模拟PNP和NPN三极管3个电极电流的流动Ie＝Ib＋Ic，使学生对三极管的结构、特性达到深刻的理解．图2是图1三极管电流分配关系演示仪图2单双向可控硅导通性能演示实验装置用数字集成电路设计制作的单双向可控硅导通性能演示实验装置［4－5］．图3是单向可控硅导通性能模拟演示图，图4是双向可控硅导通性能模拟演示图，该演示装置如果将充电开关按下，电路左边的充电回路就有闪闪发光的充电电流在流动，如果将触发开关按下，右边回路里就有闪闪发光可控硅导通电流在流动，单向可控硅电流只能有一个方向导通电流，而双向可控硅可以有2种触发方式，控制2个方向导通电流在流动，模拟导通电流如图3～4所示，演示效果形象逼真，电路设计说服力强．图5是声光控特性原理设计框图，图6是声光控特性演示实验装置图，该实验装置可通过声光传感器将声光信号送给功放电路及可控硅导通电路分别将声光传感器的导通特性通过1组发光管进行形象演示，使学生对声光传感器件的特性加深了理解．图7是用多种数字集成块巧妙组合而成的CMOS门电路逻辑功能特性演示实验装置，该装置是对数字电路的综合应用，用译码器、数码管显示器、555时基电路、计数器以及多个控制开关组成的数字门电路特性演示器，它可将各种门电路的输出状态通过发光管亮暗的方式、数码管显示“0”“1”的方式、计数器输出端LED依次流动发光的方式，同时演示给学生，使学生对门电路的功能特性达到深刻的理解．图8、图9是学生制作的中学物理演示实验内容，图8将中学物理中二极管的单向导通、电容2个振动波的合成、声波信号的演示、电磁感应现象等中学物理实验电路用电子电路进行模拟演示，当有信号时电路右边的输出端接在二极管倍压整流电路的输入端，输出端接的是1组高亮发光管，显示感应电流的大小、方向等现象，显示方式生动活泼、形象逼真．图7CMOS门电路逻辑功能演示装置电路显示图10是仿真电路的创新设计，它将图7的CMOS门电路逻辑功能演示装置进行仿真演示，图8中学物理实验演示仪装置图9LED型倍压整流电路演示板从另一个方面演示了门电路逻辑功能特性，也是对实验电路的一种创新设计，可以将各种创新电路都可以进行计算机仿真演示，这里就不一一例举
3结束语
数字集成电路原理范文5
关键词：集成电路，移相电路元件参数发生变化，扭环形计数器，专用可控硅移相KJ004集成电路，单一移电路，快速同步压控振荡器
1.关于新型专用移相器件和触发器件的研发
即使目前有些科研单位及厂家研制出专用移相集成电路，使得三相桥式触发电路更简单，可靠性高大为提高。
如20多年前，西安交通大学自动化教研室曾经使用过的KJ系列专用触发集成电路是陕西航空部一间分公司在出品的，由KJ系列专用触发移相集成电路和六路双脉冲形成电路组成的三相桥式触发电路，使原来由普通公立元件组成的六块触发电路板比较来说已显得简单很多了，这种电路在脉冲输出端加功率扩展可以触发较大功率的可控硅。
这种由KJ004及KJ041组成的触发电路仍需要三块KJ004移相集成电路和三套电压过零采样变压器及其相关电路组成，这样必需存在三套电压过零采样变压器及其相关电路和三套移相电路。移相电路均由RC元件组成，每个移相电路由一个电阻和一个电容器组成RC时间常数电路，存在三个移相电路，即起码有六个RC元件及三块KJ004移相集成块，这样难免由六个RC元件参数变化及多块集成电路参数不一致性而引起三个移相电路存在不同的相位的差异，也同样会造成三相电压波头不平；采用三套电压过零采样变压器及其相关电路组成，其中一套电压过零采样变压器及其相关电路出故障，造成更大的输出电压波头不平，出现上面已讲过的故障原因。
2.国内企业应用经验
在20年前，己有行家想到这一问题，为了避免采用三套电压过零采样变压器及其相关电路和三套移相电路，曾经使用KC05组成的单一套电压过零采样变压器及其相关电路和单一移相电路。
例如以A相作为电压过零采样基准，KC05便得到+A、－A两脉冲，采用以A相作为同步电压作基准，通过延时电路得到其他两相的脉冲，根据相序关系，－C滞后+A 60度，+B滞后+A 120度，+C滞后－A 60度，－B滞后－A120度，则60度相当于3.33ms，而120度相当于6.67ms，通过延时3.33ms及6.67ms得到B相和C相的脉冲，作为移相触发电路，可见此办法可行，但是要存在四套延时电路，这四套延时电路偏偏与B相和C相的移相有关，由于延时元件参数存在物理的差异及使用时间长了所产生的变值，也同样会造成三相电压波头不平，又可见没有真正解决存在问题。
3.本文采用单电压过零采样及单个移相电路的构思与实现
本文主要介绍如何实现及克服前面所述各种电路结构存在的问题，这里一举改变传统的做法，将前面陈述过的使用三组移相电路组成的三相桥式SCR触发电路的传统模式去掉，试图只采用A相作为单电压过零采样作基准、一块专用的可控硅移相KJ004集成电路、一块KJ041六路双脉冲电路及模拟集成电路和数字集成电路组成的三相桥式的一种新型的可控硅触发电路。
3.1电路组成见图1。
图1
电路结构将由一块而不再是三块KJ004移相集成电路和一块KJ041六路双脉冲集成电路及四块数字逻辑电路的CD4013双D触发器、二块CD4023三输入三与非门逻辑电路、一块带缓冲器的六反相CD4069集成电路、一块CD4070二输四异或门电路、一块双运放LM741线性集成电路、一块CD4029可预置十进制/十六进制可逆计算器和由九个线性电阻所组成的D/A转换电路由一块CD4029可预置十进制/十六进制可逆计算器和线性电阻所组成的D/A转换电路及一块VCO压控振荡等组成新的三相桥式SCR触发电路，这种电路几乎全数字化。各集成电路的详细的工作原理在这里不作介绍。
3.2这种电路的特点及优点
（1）本电路特点是只用单个电压过零采样变压器及其相关元件，并以A相电压过零采样作为基准，B相和C相脉冲通过逻辑电路分配而获得，在电路原理说明中再表述。避免了传统的采用三个电压过零采样变压器及其相关元件所组成的电压过零采样电路，传统的采用三个电压过零采样变压器及其相关元件中一个电压过零采样变压器及其相关元件的参数差异和变化所造成输出电压波头不平的缺点。
（2）本电路又一特点是用一块专用的可控硅移相KJ004集成电路，与由三块KJ004组成的移相电路相比，电路显待简单得多及可靠得多，并解决了传统、典型的三相桥式触发电路由六个RC元件参数变化及多块集成电路参数不一致性而引起三个移相电路存在不同的相位的差异所造成三相电压波头不平；移相电路只采用一块而不再是三块移相集成电路，故影响相位变化的元件只有两个RC元件及只有一块移相集成的变化，当它们发生参数变时，则三相电压波头都同时变化，不会出现波头不平的现象。
（3）用数字集成电路、模拟集成电路等组成A相、B相和C相的可控硅元件的触发脉冲，A相、B相、C相脉冲通过逻辑电路分配而获得，也是这一电路特点之一，其原理在电路原理说明中再表述。
（4）本电路再一特点是用一块KJ041六路双脉冲电路，这种电路做在一块电路板上，由于使用的是集成电路，分立元件少，外接线口十分少，故事故发生率也少，特别与分立元件所组成的触发电路比较来说，电路显得更简单可靠。
由于这里使用的集成电路都是采用插座式连接，更换集成电路很方便，如果集成电路发生故障更换很容易（比较分立元件来说），如果分立元件发生故障，只要将IC全部拔出，那么电路板所集成的分立元件很少，很容易查找问题，一般的电气技工也很容易处理故障等。论文大全。
（5）做多几块整体电路，当故障出现时，整块更换，能使故障停台时间为零。
3.3这种新型的可控硅触发电路的组成及工作原理
（1）只用单个电压过零采样变压器与移相集成电路KJ004内部部分电路组成电压过零采样电路，并以A相作为电压过零采样基准。
（2）同步电路与普通的触发电路相同。
（3）移相电路由专用移相集成电路KJ004组成，KJ004是国内生产的，移相相位起点取决于移相输入电压，实际上是一个压控移相电路。脉冲输出由输出端输出正、负两路方波：输出口OUT1及OUT2，即得到+A、－A两脉冲，但+A、－A两脉冲并不直接控制+A、－A两个可控硅，而是只将+A取出作为KJ041六路双脉冲电路的基准时钟，送到紧接连的内同步电路。
（4）这里设置了一个内同步电路，电路组成见2，其原理简介如下。
图2
该电路的主要作用是使高稳定度的压控振荡器的振荡频率通过扭环形计数器后取出六分之一即A1的作频率及相位反馈，并与外部基准频率Fref作精确地同步。
压控振荡器的振荡频率CP=3*A1=3x100=300Hz/s，A1=Fref。
电路由可预置可逆计数器CD4029、双D触发器CD4013、四异或门CD4070和运算放大器LM741等组成为快速同步压控振荡器。其中IC1：CD4013将外部基准频率Fref进行4分频，产生相位差为90度的二个信号分别送入IC3：CD4070的门1和门2，IC2：CD4013也将压控振荡器输出的频率Fout进行4分频后送入IC3：CD4070的门1和门2，门1和门2两个输出端输出信号之间的相位关系取决于压控振荡器的频率高于还是低于外部基准频率Fref，而频率取决于压控振荡器的频率与基准频率之差。
IC4、IC5：LM741组成施密特触发器为IC6：CD4029提供时钟CP及控制信号V/D。如果压控振荡器的频率低于外部基准频率，则IC4输出高电平“1” 状态，IC6按照与频率差成正比的速率进行加计数，虫IC6和2R-R梯形电阻网络组成的数/模转换器把增加的电压供给压控振荡器，从而提高振荡器的频率。如果压控振荡器的频率高于外部基准频率时其作用恰好相反。论文大全。
该D/A转换电路将由九个电阻及CD4029可预置十进制/十六进制可逆计算器四位输出端组成，由电阻组成的D/A转换电路价格较便宜，即简单的数模转换。该电路可用DAC0808，8位数/模电路代替。进行D/A转换后控制压控振荡器（VCO），由VCO发出脉冲，送给扭环形计数器构成的顺序脉冲发生器。论文大全。压控振荡器（VCO）的振荡频率fout=3fin=3x100=300Hz/s。
（5）扭环形计数器构成的顺序脉冲发生器。
由3个D触发器（实际上由两块二D触发器的CD4013集成电路）和两块三入三与非门的CD4023集成电路及一块带缓冲器的六反相器CD4049集成电路所组成；采用扭环形计数器构成的顺序脉冲发生器是不存在数字脉冲竟争冒险现象。
电路采用了上升沿触发，触发信号是由VCO发出的脉冲串作扭环形计数器的时钟，由于交流电每一个周期采样有两次过零，50个周期共有100次过零采样脉冲，即fin=100Hz/s，所以fout=3fin，fin是已经实施了相位移动的+A相的触发脉冲，并以此作为内快速同步器的基准时钟。
使得VCO每两次同步后就发出六个时钟信号去控制扭环形计数器，使扭环形计数器所发出的六路脉冲间隔相等而发生时间不同的脉冲信号，再送到KJ041C 实行双脉冲发生，以触发六个可控硅。
该电路每次发出六个脉冲信号，且每次从A1取出一个脉冲送回内同步电路作比较，所以该电路的脉冲次数每次都相等并以后保证相位同步。
整个电路还未画出是六个脉冲信号与六个可控硅的直流电路隔离部份，直流电路隔离可用光电方式隔离或用脉冲变压器方式电感隔离，该电路还可以扩展使用。
4.结论
1）此电路是基于各种技术知识综合而设计而成的。如模拟电子技术、数字电路技术、可控硅技术、集成电路开发应用等知识所组成。本电路是否完善，请专家们批评指出。本人利用业余时间及用自己出资购买的元件对本电路做了实验。
2)可控硅触发电路还有电路组成更简单的，就是采用单片微机即单片机IC组成。采用单片微机组成的可控硅触发电路可谓简单可靠而且成本低廉，但必须遍写控制程序，其程序也十分简单，但必须依赖计算机程序员，一般技工无法完成，这是使用单片机的缺点。
3)不采用专用移相IC及双脉冲IC，用普通数字IC及运算放大器和定时器等也可以组成与用专用移相IC及双脉冲IC组成的可控硅触发电路有相同的效果。
【参考资料】
[1] 阎石主编.数字电子技术基础第五版,清化大学电子教研室编,2006.
[2] 童诗白主编.模拟电子技术基础第二版.清华大学教研组编,2006.
[3] 童诗白，徐振英编.现代电子学及应用.高等教育出版社，1994.
[4] 龙忠琪,贾立新.数字集成电路教程.科学出版社，2003.
数字集成电路原理范文6
关键词：模拟集成电路；自适应加权；多目标优化；Pareto最优前沿
中图分类号：TM352 文献标识码：A 文章编号：2095-1302（2016）10-00-02
0 引 言
一直以来，人们都想实现模拟集成电路设计的自动化，但考虑到模拟集成电路性能指标多，各性能指标间互相影响等因素，使得模拟集成电路的自动化进程远远落后于数字集成电路，模拟集成电路已经成为制约集成电路发展的瓶颈。随着技术的发展，片上系统将模拟集成电路与数字集成电路整合到一块芯片上。但人们对模拟集成电路的自动化研究却从未中断过，同时也取得了一些成果，其中基于优化的设计方法因适用范围广而受到了人们的青睐。
基于优化的设计方法将模拟集成电路的设计看作是多目标优化问题，电路设计时的性能指标如增益、带宽、相位裕度等就是多目标优化的目标函数。通过多目标优化算法求解出电路目标空间的Pareto前沿，该前沿就是电路各种性能指标折衷后的最优前沿，允许电路设计者从一组相互冲突的设计指标中做出最佳选择。
基于优化的设计方法的核心是多目标优化算法，解决多目标优化问题的常用算法是加权和算法[1]，该算法容易理解、操作简单，但是该算法不能求出Pareto前沿上位于凹区间内的解，而当权值均匀分布时，Pareto前沿上凸区间内的解分布不均匀[2]。本文采用了自适应加权和算法，该算法在加权和算法的基础上改进而来，克服了加权和算法的上述缺点。
1 自适应加权和算法原理
自适应加权和算法[3]的权值系数没有预先确定，而是通过所要求解问题的Pareto前沿曲线获得。首先用传统加权和算法产生一组起始解，然后在目标空间确定需要细化的区域。将待细化区域看作可行域并且对该区域施加不等式约束条件，最后用传统加权和方法对这些需要细化的子区域进行优化。当Pareto前沿上的所有子区域长度达到预定值时，优化工作完成。
图1所示的自适应加权算法与传统加权和算法进行了对比，说明了自适应加权和算法的基本概念。真正的Pareto前沿用实线表示，通过多目标优化算法获得的解用黑圆点表示。在该例中，整个Pareto前沿由相对平坦的凸区域和明显凹的区域组成。解决这类问题的典型方法就是加权和算法，该算法可以描述成如下形式：
上式中描述的是两个优化目标的情形，J1（x）和J2（x）分别为两个目标函数，sf1，0（x）和sf2，0（x）分别为对应的归一化因子，h（x）和g（x）分别为等式约束条件和不等式约束条件。
图1（a）为采用加权和算法后解的分布，可以看出大部分解都分布在anchor points和inflection point，凹区间内没有求出解。该图反映了加权和算法的两个典型缺点：
（1）解在Pareto前沿曲线上分布不均匀；
（2）在Pareto前沿曲线为凹区间的部分不能求出解。
因此尽管加权和算法具有简单、易操作的优点，但上述缺点却限制了其应用，这些固有缺陷在实际多目标优化设计问题中频繁出现。图1描述了本文所提出的自适应加权和算法的总体流程以及基本概念。首先根据加权和算法得到一组起始解，如图1（a）所示，通过计算目标前沿空间上相邻解的距离来确定需要进行细化的区域，如图1（b）所示，该图中确定了两个需要进行细化的区域。在确定需要进行细化的区域分别在平行于两个目标方向上添加额外的约束，如图1（c）所示，在该图中向减小方向J1添加的约束为1，J2减小方向添加的约束为2。对细化后添加完约束的区域用加权和算法优化，得出新解，如图1（d）所示，其中加权和算法求解最优解时采用Matlab中的fmincon函数。从该图中可看出，细化区域内产生了新解，Pareto前沿上解的分布较之前更加均匀，且求出了凹区域内的解，继续细化能够找出更多的解，Pareto前沿上的解也将分布地更加均匀。自适应加权和算法的流程图如图2所示。
2 两级运放设计实例
以一个带米勒补偿的两级运放[4]为例，说明自适应加权和算法的多目标优化设计。两级运放电路图如图3所示。
电路的各项性能指标如表1所列。
电路优化过程中采用工作点驱动[5，6]的设计方法，电路的设计变量为电路直流工作点上一组独立的电压、电流。电路性能通过方程获得，但方程中的小信号参数通过对工艺库进行模糊逻辑建模[7，8]得到，使得计算速度提高的同时保证了计算精度。两级运放电路的优化结果如图4所示。
图为算法迭代五代后的优化结果，由图可以发现，经过五代的优化迭代，求出的最优解在Pareto前沿上分布均匀。在同一电路中，单位增益带宽的增加与摆率的增加都会使功耗增加，而电路功耗降低导致的结果是电路的面积增加，或通过牺牲面积来换取低功耗，牺牲面积换取电路的带宽增加。这些结果与电路理论相吻合，同时也再次说明了模拟电路设计过程中的折衷以及模拟集成电路设计的复杂性。
3 结 语
自适应加权和算法能求出位于凹区间内的最优解，并且最优解分布均匀。本文通过两级运放电路验证了算法的优化效果，最终得到了满意的优化结果。
参考文献
[1]阳明盛，罗长童.最优化原理、方法及求解软件[M].北京：科学出版社，2010：92-94.
[2]I.Das， J.E. Dennis. A closer look at drawbacks of minimizing weighte dsums of objectives for Pareto set generation in multicriteria optimization problems [J]. Structral Optimization， 1997（14）：63-69.
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