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集成电路的可靠性范文1
关键词：半导体可靠性设计
Abstract: the reliability of the semiconductor integrated circuit design is in the whole process of product development, prevention, strengthen the system of management thoughts as the instruction, from line design, layout design, process design, package structure design, evaluation test design, material selection, software design, and adopts various effective measures, and strive to eliminate or control semiconductor integrated circuit under specified conditions and within the time required, all kinds of possible failure mode, thus in the performance, cost, time (research, production cycle) factors on the basis of comprehensive balance, and realize the semiconductor integrated circuit products the reliability indexes provisions.
Keywords: semiconductor design reliability
中图分类号： O471 文献标识码：A文章编号：
1. 可靠性设计应遵循的基本原则
（1）必须将产品的可靠性要求转化成明确的、定量化的可靠性指标。
（2）必须将可靠性设计贯穿于产品设计的各个方面和全过程。
（3）从国情出发尽可能地采用当今国内外成熟的新技术、新结构、新工艺。
（4）设计所选用的线路、版图、封装结构，应在满足预定可靠性指标的情况下尽量简化，避免复杂结构带来的可靠性问题。
（5）可靠性设计实施过程必须与可靠性管理紧密结合。
2. 可靠性设计的基本依据
（1）合同书、研制任务书或技术协议书。
（2）产品考核所遵从的技术标准。
（3）产品在全寿命周期内将遇到的应力条件（环境应力和工作应力）。
（4）产品的失效模式分布，其中主要的和关键的失效模式及其机理分析。
（5）定量化的可靠性设计指标。
（6）生产（研制）线的生产条件、工艺能力、质量保证能力。
3. 设计前的准备工作
（1）将用户对产品的可靠性要求，在综合平衡可靠性、性能、费用和研制（生产）周期等因素的基础上，转化为明确的、定量化的可靠性设计指标。
（2）对国内外相似的产品进行调研，了解其生产研制水平、可靠性水平（包括产品的主要失效模式、失效机理、已采取的技术措施、已达到的质量等级和失效率等）以及该产品的技术发展方向。
(3) 对现有生产（研制）线的生产水平、工艺能力、质量保证能力进行调研，可通过通用和特定的评价电路，所遵从的认证标准或统计工艺控制（SPC）技术，获得在线的定量化数据。
4. 可靠性设计程序
（1）分析、确定可靠性设计指标，并对该指标的必要性和科学性等进行论证。
（2）制定可靠性设计方案。设计方案应包括对国内外同类产品（相似产品）的可靠性分析、可靠性目标与要求、基础材料选择、关键部件与关键技术分析、应控制的主要失效模式以及应采取的可靠性设计措施、可靠性设计结果的预计和可靠性评价试验设计等。
（3）可靠性设计方案论证（可与产品总体方案论证同时进行）。
（4）设计方案的实施与评估，主要包括线路、版图、工艺、封装结构、评价电路等的可靠性设计以及对设计结果的评估。
（5）样品试制及可靠性评价试验。
（6）样品制造阶段的可靠性设计评审。
（7）通过试验与失效分析来改进设计，并进行“设计－试验－分析－改进”循环，实现产品的可靠性增长，直到达到预期的可靠性指标。
（8）最终可靠性设计评审。
（9）设计定型。设计定型时，不仅产品性能应满足合同要求，可靠性指标是否满足合同要求也应作为设计定型的必要条件。
（1）线路可靠性设计。
线路可靠性设计是在完成功能设计的同时，着重考虑所设计的集成电路对环境的适应性和功能的稳定性。半导体集成电路的线路可靠性设计是根据电路可能存在的主要失效模式，尽可能在线路设计阶段对原功能设计的集成电路网络进行修改、补充、完善，以提高其可靠性。如半导体芯片本身对温度有一定的敏感性，而晶体管在线路达到不同位置所受的应力也各不相同，对应力的敏感程度也有所不同。因此，在进行可靠性设计时，必须对线路中的元器件进行应力强度分析和灵敏度分析（一般可通过SPICE和有关模拟软件来完成），有针对性地调整其中心值，并对其性能参数值的容差范围进行优化设计，以保证在规定的工作环境条件下，半导体集成电路整体的输出功能参数稳定在规定的数值范围，处于正常的工作状态。
线路可靠性设计的一般原则是：1）线路设计应在满足性能要求的前提下尽量简化；2）尽量运用标准元器件，选用元器件的种类尽可能减少，使用的元器件应留有一定的余量，避免满负荷工作；3）在同样的参数指标下，尽量降低电流密度和功耗，减少电热效应的影响；4）对于可能出现的瞬态过电应力，应采取必要的保护措施。如在有关端口采用箝位二极管进行瞬态电压保护，采用串联限流电阻限制瞬态脉冲过电流值。
（2）版图可靠性设计。
版图可靠性设计是按照设计好的版图结构由平面图转化成全部芯片工艺完成后的三维图像，根据工艺流程按照不同结构的晶体管（双极型或MOS型等）可能出现的主要失效模式来审查版图结构的合理性。如电迁移失效与各部位的电流密度有关，一般规定有极限值，应根据版图考察金属连线的总长度，要经过多少爬坡，预计工艺的误差范围，计算出金属涂层最薄位置的电流密度值以及出现电迁移的概率。此外，根据工作频率在超高频情况下平行线之间的影响以及对性能参数的保证程度，考虑有无出现纵向或横向寄生晶体管构成潜在通路的可能性。对于功率集成电路中发热量较大的晶体管和单元，应尽量分散安排，并尽可能远离对温度敏感的电路单元。
（3）工艺可靠性设计。
为了使版图能准确无误地转移到半导体芯片上并实现其规定的功能，工艺设计非常关键。一般可通过工艺模拟软件（如SUPREM等）来预测出工艺流程完成后实现功能的情况，在工艺生产过程中的可靠性设计主要应考虑：1）原工艺设计对工艺误差、工艺控制能力是否给予足够的考虑（裕度设计），有无监测、监控措施（利用PCM测试图形）；2）各类原材料纯度的保证程度；3）工艺环境洁净度的保证程度；4）特定的保证工艺，如钝化工艺、钝化层的保证，从材料、工艺到介质层质量（结构致密度、表面介面性质、与衬底的介面应力等）的保证。
（4）封装结构可靠性设计。
封装质量直接影响到半导体集成电路的可靠性。封装结构可靠性设计应着重考虑：1）键合的可靠性，包括键合连接线、键合焊点的牢固程度，特别是经过高温老化后性能变脆对键合拉力的影响；2）芯片在管壳底座上的粘合强度，特别是工作温度升高后，对芯片的剪切力有无影响。3）管壳密封后气密性的保证；4）封装气体质量与管壳内水汽含量，有无有害气体存在腔内；5）功率半导体集成电路管壳的散热情况；6）管壳外管脚的锈蚀及易焊性问题。
（5）可靠性评价电路设计。
为了验证可靠性设计的效果或能尽快提取对工艺生产线、工艺能力有效的工艺参数，必须通过相应的微电子测试结构和测试技术来采集。所以，评价电路的设计也应是半导体集成电路可靠性设计的主要内容。一般有以下三种评价电路：1) 工艺评价用电路设计。主要针对工艺过程中误差范围的测定，一般采用方块电阻、接触电阻构成的微电子测试结构来测试线宽、膜厚、工艺误差等。2) 可靠性参数提取用评估电路设计。针对双极性和CMOS电路的主要失效模式与机理，借助一些单管、电阻、电容，尽可能全面地研究出一些能评价其主要失效机理的评估电路。3) 宏单元评估电路设计。针对双极型和CMOS型电路主要失效模式与机理的特点，设计一些能代表复杂电路中基本宏单元和关键单元电路的微电子测试结构，以便通过工艺流程研究其失效的规律性。
6. 可靠性设计技术
可靠性设计技术分类方法很多，这里以半导体集成电路所受应力不同造成的失效模式与机理为线索来分类，将半导体集成电路可靠性设计技术分为：1）耐电应力设计技术：包括抗电迁移设计、抗闩锁效应设计、防静电放电设计和防热载流子效应设计；2）.耐环境应力设计技术：包括耐热应力、耐机械应力、耐化学应力和生物应力、耐辐射应力设计；3）稳定性设计技术：包括线路、版图和工艺方面的稳定性设计。
集成电路的可靠性范文2
航空微电子及关键技术
以集成电路为核心的微电子技术，在军事通信、军事指挥、军事侦察、电子干扰和反干扰、无人机、军用飞机、导弹，雷达、自动化武器系统等方面得到广泛应用，覆盖了军事信息领域的方方面面。因此，现代信息化战争又被称为“芯片之战”。出于国防装备的需要，世界军事强国不仅重视通用微电子技术发展，也十分重视专用微电子技术的发展。这是因为专用微电子产品不仅在国防装备中应用广泛，而且对国防装备的作战效能起着关键作用。美国提出，在其防务的技术优势中，集成电路是最重要的因素。20世纪80年代美国就将集成电路列为战略性产业。决定航空电子系统成本和技术的关键和核心，是以航空关键集成电路和元器件为核心的航空微电子技术和产品。
当前微电子科学技术一个重要的发展方向，就是由集成电路（IC）向集成系统（IS）转变，并由此产生了微系统。微系统有两重含义：一是将电子信息系统集成到硅芯片上，即信息系统的芯片集成——片上系统或System on-a-Chip（SoC）。另一含义就是微电子机械系统（MEMS）和微光机电系统。
SoC将一个基于PCB上实现的系统功能尽可能的转化为基于功能、性能高度集成的基于硅的系统级芯片实现。因此，SoC尽可能多的集成系统的功能，可以减小系统体积重量，提高系统的性能，提高系统的可靠性，并能降低系统的制造成本。
MCM（Multi-Chip Module）是利用先进的微组装技术将多个（2个或以上)集成电路管芯及其他微型元器件组装在单一封装外壳内，形成具有一定部件或系统功能的高密度微电子组件。基于MCM基础上发展起来的系统级封装SIP（System in Package），是将整个应用系统中所有的电路管芯和其他微型元器件组装在单一封装外壳内的技术。MCM/SIP技术的开发应用将是突破传统封装固有瓶颈的一种有效途径，实现信息技术的发展对集成电路的封装密度、处理速度、体积、重量及可靠性等方面提出新的应用要求。
上世纪90年代，美国NASA为实现太空飞船小型和微型化提出先进飞行计算机计划（AFC），将MCM 作为在微电子领域保持领先地位的重要技术加以发展，并确定其为2010年前重点发展的十大军民两用高新技术之一。 日本一直以来都是MCM 技术的推崇者，他们建立的MCM技术协会进一步促进多芯片组件的发展与应用。
虽然SoC可以集成多种功能IP，但多工艺混合的IP难以采用SoC在单一硅片上实现, 因此虽然SoC发展迅速，但并不能取代MCM/SIP技术，一定程度上来讲，MCM/SIP技术是对SoC实现小型化的重要补充。因此，SoC/MCM（SIP）技术固有的技术优点，是航空电子系统低功耗、高性能、高可靠、超小型化的发展的永恒追求，也是航空电子系统发展迫切需要的核心技术之一。
航空微电子产业的国内外现状
航空电子系统所用关键集成电路与元器件的基本上可以分为四大类别：通用高端芯片、航空专用集成电路、机载任务子系统专用处理芯片、航空核心元器件。
1、通用高端芯片，主要是指处理类、存储类、电源类、A/D、D/A、OP等类别的集成电路。高端通用芯片决定航空电子系统的整体性能，是航空系统中不可缺少的一类重要器件。由于武器装备发展的需求超前于我国集成电路的研制和国产化，各项主战装备进入设计定型时，国内出现无“芯”可用的状况，导致定型装备的高端通用芯片基本依赖于进口，在重点型号中几款用量大的CPU芯片大都要依靠进口，只有少数是国产化的CPU芯片，而且性能都比较低。
2、航空专用集成电路，主要包是指总线网络及相关标准协议，以及使用MCM、SIP设计的模块。航空专用集成电路一般分为两种：第一种是满足航空标准、协议和规范的专用电路，如支持ARINC429协议、1553B协议、光纤通道FC-AE协议等的电路，它决定了航空电子系统的体系结构。这类芯片主要是总线协议处理类芯片，是航空电子系统的“中枢神经”，遍布飞机的各个部件和角落。第二种是满足飞机应用环境要求的专用集成电路。这类芯片是面向航空电子系统的应用需求特点开发的芯片。欧美新一代飞机研制中，广泛使用了SoC/MCM(SIP)技术手段，实现低功耗、高性能、高可靠性、超小型化的最终目标。为了达到F-22等新一代飞机综合核心处理机（ICP）对“性能/体积”方面的要求，美国“宝石台”计划中定义了多达12种MCM。
3、机载任务子系统专用处理电路，主要包括弹载计算机小型化核心芯片、头显定位处理系统芯片、头/平显畸变校正芯片、机载专用远程激光测距芯片以及机载防撞系统综合信号处理芯片等。机载任务子系统专用处理电路是决定航电任务子系统或设备某些特定性能的专用集成电路，如弹载计算机、头显定位处理系统芯片、头/平显畸变校正芯片、机载专用远程激光测距芯片和机载防撞系统综合信号处理芯片。目前国内该类任务子系统多采用专用电路板卡实现，缺点主要在于体积大、功耗高、集成度低、数据处理时间长等。
集成电路的可靠性范文3
关键词：电子元器件 电子装置 可靠性设计
中国分类号：TP302.7 文献标识码：A 文章编号：1002-2422(2010)02-0057-04
1 电子元器件的正确选择
(1)对电子元器件的选择的原则之一，电子元器件的技术性能、质量、使用条件等在满足产品要求情况下；要优先选用经实践证明质量稳定、可靠性高的标准元器件，应最大限度的压缩元器件的品种、规格，生产厂。
(2)对电子元器件的选择的原则之二，根据电子元器件质量等级与质量系数选用，国军标GJB／Z299B《电子设备可靠性预计手册》列出了各类电子元器件。根据不同级别的标准和质量认证所对应的可靠性质量等级及质量系数，质量系数越大表示器件的失效率越高，可靠性水平越低。美国的各类电子元器件的质量等级和质量系数可以查阅美国军用手册MIL-HDBK-217F《电子设备可靠性预计》。
(3)对电子元器件的选择的原则之三，采用元器件计数法预计装置的平均故障间隔时间，通过对使用不同质量等级的元器件的装置的MTBF进行比较，分析对可靠性影响的大小，最后，正确选择电子元器件。
2 元器件的正确使用
(1)简化设计。
①多个通道共用一个电路或器件。
②在逻辑电路的设计中，简化设计的重点应该放在减少逻辑器件的数目，其次是减少门电路或输入端的数目。
③多采用标准化、系列化的元器件，少采用特殊的或未经定型元器件。
④能用软件完成的功能，不要用硬件实现。
⑤能用数字电路实现的功能，不要用模拟电路完成。
⑥在保证实现规定功能指标的前提下，多采用集成电路，少采用分立器件，多采用较大规模的集成电路，少采用较小规模的集成电路。提高集成度可以减少元器件之间的连线、接点以及封装的数目，而这些连接点的可靠性常常是造成电路失效的主要原因。
(2)低功耗设计。可以从两方面着手，一尽量采用低功耗器件，如在满足工作速度的情况下，尽量采用CMOS电路。而不用TTL电路：二在完成规定功能的前提下，尽量简化逻辑电路，并更多的让软件来完成硬件的功能，以减少整机硬件的数量。
(3)保护电路设计。在电路设计中，根据具体情况设计必要的保护电路。如在电路的信号输入端设计静电保护电路，在电源输入端设计浪涌干扰抑制电路，在高频高速电路中加入噪声抑制或吸收网络。具体保护电路的形式根据具体情况考虑。
(4)电路的重点设计。常常有这样的情况，某个元器件的参数退化严重，但对电路性能的影响甚微；而另一个元器件稍有变化，就对电路性能产生显著影响。这是因为一个元器件对于电路可靠性的影响不仅取决于该元器件自身的质量，而且取决于该元器件在电路中关键作用。因此，在电路设计中应对电路性能影响显著的关键元器件或子电路。进行重点设计。
(5)基于元器件的稳定参数和典型特性进行设计。对于那些由于工艺离散性以及随时间、温度和其它环境应力而变化的不太稳定的性能参数，设计时应给予更为宽容的限制。对于那些不确定的无法控制的性能参数，设计时不宜采纳，有典型应用电路时，应尽可能使用。
(6)块设计。在系统分割时，应注意电路功能和结构的均衡性，这样对提高装置可靠性有利。这主要体现在两个方面：一是每块电路的功能应相对完整，尽量减少各个电路之间的联接，以削弱互连对电路可靠性的影响；二是各个电路所含元器件的数量不要过于集中带来的不可靠因素，同时也方便了装配工艺设计。
(7)冗余设计和降额设计。冗余设计也称余度设计，是在系统或设备中的关键电路部位，设计一种以上的功能通道，当一个功能通道发生故障时，可用另一个通道代替，从而可使局部故障不影响整个装置的正常工作。对采用那种冗余方式(主动冗余，备用冗余，功能冗余)也要考虑。
(8)常用集成电路的应用设计规则。在电路设计时，除了以上所述的通用设计原则之外，还要根据所用器件的具体情况，采用不同的设计规则。下面给出用几种常用集成电路进行电路设计时应该遵循的一些规则。
TIL电路应用设计规则：
①电源，稳定性应保持在±5％之内；纹波系数应小于5％：电源初级应有射频旁路。
②去耦，每使用8块TTL电路就应当用一个0.01-0.1uF的射频电容器对电源电压进行去耦。去耦电容的位置应尽可能地靠近集成电路，二者之间的距离应在15cm之内。每块印制电路板也应用一只容量更大些的低电感电容器对电源进行去耦。
③输入信号。输入信号的脉冲宽度应长于传播延迟时间，以免出现反射噪声。
④要求逻辑“0”输出的器件，其不使用的输入端应将其接地或与同一门电路的在用输端相连。
⑤要求逻辑“1”输出的器件，其不使用的输入端应连接到一个大于2.7V的电压上。为不增加传输延迟时间和噪声敏感度，所接电压不要超过该电路的电压最大额定值5.5V。
⑥不使用的器件，其所有的输入端都应按照使功耗最低的方法连接。
⑦在使用低功耗肖特基TTL电路时，应保证其输入端不出现负电压，以免电流流入输入箝位二极管。
⑧时钟脉冲的上升时间和下降时间应尽可能的短，以便提高电路的抗干扰能力。
⑨通常时钟脉冲处于高态时，触发器的数据不应改变。
⑩扩展器应尽可能地靠近被扩展的门，扩展器的节点上不能有容性负载。
(11)在长信号线的接收端应接一个500－1k的上拉电阻，以便增加噪声容限和缩短上升时间。
(12)集电极开路器件的输出负载应连接到小于等于最大额定值的电压上，所有其它器件的输出负载应连接到VCC上。
(13)长信号线应该由专门为其设计的电路驱动，如线驱动器、缓冲器等。
(14)从线驱动器到接收电路的信号回路线应是连续的，应采用特性阻抗约为100的同轴线或双扭线。
(15)某些TTL电路具有集电极开路输出端，允许将几个电路的开集电极输出端连接在一起，以实现“线与”功能。但应在该输出端加一个上拉电阻，以便提供足够的驱动信号和提高抗干扰能力，上拉电阻的阻值应根据该电路的出力来确定。
CMOS电路应用设计规则：
①电源，稳定性应保持在5％之内：纹波系数应小于5％；电源初级应有射频旁路。
②如果CMOS电路自身和其输入信号源使用不同的电源，则开机时应首先接通CMOS电源，然后接通信号源，关机时应该首先关闭信号源，然后关闭CMOS电源。
③输入信号，输入信号电压的幅度应限制在CMOS电路电源电压范围之内，以免引发闩锁；多余的输入端在任何情况下都不得悬空，应适当的连接到CMOS电路的电压正端或负端上。
④当CMOS电路由TTL电路驱动时，应该在CMOS电 路的输入端与VCC之间连一个上拉电阻。
⑤在非稳态和单稳态多谐振荡器等应用中，允许CMOS电路有一定的输入电流(通过保护二极管)，但应在其输入加接一只串联电阻，将输入电流限制在微安级的水平上。
⑥输出信号和输出电压幅度应限制在CMOS电路电源电压范围之内，以免引发闩锁。
⑦长信号线应该由专门为其设计的电路驱动，如线驱动器、缓冲器等。
⑧应避免在CMOS电流的输出端接大于500pF的电容负载。
⑨CMOS电路的扇出应根据其输出容性负载量来确定。
⑩并联应用，除三态输出门外，有源上拉门不得并联连接。只有一种情况例外，即并联门的所有输入端均并联在一起，而且这些门电路封装在同一外壳内。
3 可靠性预计
为了验证可靠性设计的效果，根据系统可靠性的要求，电路设计完成后，可对关键电路的失效率进行预计，预计所依据的模型和方法见国军标GJB299《电子设备可靠性预计手册》。
4 正确布线
4，1正确布线之一电磁兼容性设计
(1)采用正确的布线之策略。具体做法是印制板的一面横向布线，另一面纵向布线，然后在交叉孔处用金属化孔相连。为了抑制印制板导线之间的串扰，在设计布线时应尽量避免长距离的平等走线，尽可能拉开线与线之间的距离，信号线与地线及电源线尽可能不交叉。在一些对干扰十分敏感的信号线之间设置一根接地的印制线，可以有效地抑制串扰。
(2)选择合理的导线宽度。印制导线的电感量与其长度成正比，与其宽度成反比，因而短而精的导线对抑制干扰是有利的。时钟引线、行驱动器或总线驱动器的信号线常常载有大的瞬变电流，印制导线要尽可能地短。对于分立元件电路，印制导线宽度在1.5mm左右时，即可完全满足要求：对于集成电路，印制导线宽度可在0.2－1.0mm之间选择。
(3)为了抑制高频信号通过印制导线时产生的电磁辐射，在印制电路板布线时，还应注意以下几点：
①尽量减少印制导线的不连续性，禁止环状走线等。
②时钟信号引线最容易产生电磁辐射干扰，走线时应与地线回路相靠近，不要在长距离内与信号线并行。
⑧总线驱动器应紧挨其欲驱动的总线。对于那些离开印制电路板的引线，驱动器应紧挨着连接器。
④数据总线的布线应每两根信号线之间夹一根信号地线。最好是紧挨着最不重要的地址引线放置地回路，因为后者常载有高频电流。
⑤在印制板布置高速、中速和低速逻辑电路时，应注意器件排列方式。
(4)抑制反射干扰
为了抑制出现在印制线条终端的反射干扰，除了特殊需要之外，应尽可能缩短印制线的长度和采用慢速电路。必要时可加终端匹配，即在传输线的末端对地和电源端各加接一个相同阻值的匹配电阻。
4，2正确布线之二去耦电容配置
(1)电源输入端跨接一个10-100uF的电解电容器，如果印制电路板的位置允许，采用100uF以上的电解电容器的抗干扰效果会更好。
(2)为每个集成电路芯片配置一个0.01uF的陶瓷电容器。如遇到印制电路板空间小而装不下时，可每4－10个芯片配置一个1-10uF钽电解电容器，这种器件的高频阻抗特别小，在500kHz-20MHz范围内阻抗小于1，而且漏电流很小。
(3)对于噪声能力弱、关断时电流变化大的器件和ROM、RAM等存储型器件，应在芯片的电源线和地线间直接接入去耦电容。
(4)去耦电容的引线不能过长，特别是高频旁路电容不能带引线。
4，3正确布线之三接地设计
(1)正确选择单点接地与多点接地。在低频电路中，信号的工作频率小于1MHz，布线和器件间的电感影响较小，而接地电路形成的环流对干扰影响较大，因而应采用一点接地。当信号工作频率大于10MHz时，地线阻抗变得很大，此时应尽量降低地线阻抗，应采用就近多点接地。当工作频率在1-10MHz时，如果采用一点接地，其地线长度不应超过波长的1/20，否则应采用多点接地法。
(2)将数字电路与模拟电路分开。电路板上既有高速逻辑电路，又有线性电路，应尽量分开，而两者的地线不要相混，分别与电源端地线相连。要尽量加大线性电路的接地面积。
(3)尽量加粗接地线。若接地线很细，接地电位则随电流的变化而变化，致使电子设备的定时信号电平不稳，抗噪声性能变坏。因此应将接地线尽量加粗，应能通过三倍于印制电路板的允许电流。
(4)将接地线构成闭环路。印制电路板上有很多集成电路元件，尤其遇有耗电多的元件时，因受接地线粗细的限制，会在地结上产生较大的电位差，引起抗噪声能力下降，若将接地构成环路，则会缩小电位差值，提高电子设备的抗噪声能力。
4，4正确布线之四热设计
(1)对于采用自由对流空气冷却方式的设备，最好是将集成电路按纵长方式排列，对于采用强制空气冷却的设备，则应按横长方式配置。
(2)同一块印制板上的元器件应尽可能按其发热量大小及耐热程度分区排列，发热量小或耐热性差的元器件放在冷却气流的最上游，发热量大或耐热性好的元器件放在冷却气流的最下游。
(3)在水平方向上，大功率器件尽量靠近印制板边沿布置，以便缩短传热途径；在垂直方向上，大功率器件尽量靠近印制板上方布置，以便减少这些器件工作时对其它元器件温度的影响。
(4)温度敏感器件最好安置在温度最低的区域，千万不要将它放在发热元器件的正上方，多个器件最好是在水平面上交错布局。
5 机体的设计
(1)对于用于电磁屏蔽的机箱材料的电导率、磁通率越高，屏蔽效果越好。
(2)材料的选用还受到强度、重量、散热性、工艺性等因素的制约。当屏蔽效果不太好时，可考虑对其进行表面处理。在屏蔽机体设计时，应使机体有足够的厚度以增大磁路横切面积，增加屏蔽效果；同时在垂直于磁通方向不能开口，以免增大磁阻。
(3)机体要良好接地。机体接地有二个重要作用：一是接地能使屏蔽具有较好效果，二是消除静电影响。
6 环境条件强制
在使用环境复杂情况下，可以考虑强制冷却，加温，恒温，防振等。
集成电路的可靠性范文4
【关键词】石英晶体谐振器;集成电路;二次封装
随着时代的进步，改革开放的不断深入，科学技术的迅猛发展，新产品、新器件层出不穷。我们引进了钟振这种新型器件，它是将普通晶体振荡器的除石英谐振器外的诸多元件集成于一块标准的可封装的集成电路中，在相应频段焊上不同的石英谐振器就成为了不同频率的振荡器，它是一种新型的晶体器件。石英谐振器的频率在一定条件下直接决定了钟振的频率，要制作不同频率的钟振，实质上就是制作与之配套的不同频率的石英谐振器，因此石英谐振器是钟振的核心部分。
1.产品主要技术指标
频率―温度稳定度：≤±30×10-6;
工作温度：-55℃～+125℃;
基准温度初始精度：≤±3×10-6;
频率―电压允差：≤3×10-6;
输出波形：方波;
占空比：45%～55%;
短期频率稳定度：0.05ppm/s;
电源电压：+5V±0.5V;
外形尺寸：20.8mm×13mm×5.6mm。
2.技术难点
2.1 宽温频率―温度稳定度
在-55℃～125℃超宽温度范围内使其频率温度稳定度达30ppm，且体积又小，难度是很大。采用石英晶体谐振器计算机辅助设计软件，计算晶体角度，为保证温度频差，对晶体切角进行了大量试验验证，对EFG角度分选出各种角度做成的晶体用美国S&A公司制造的2200晶体综合参数测试系统，反复几次的温度测试、数据取样论证，得出结论角度选为AT切35°30'±0.5'，满足技术要求。
2.2 高可靠性的保证
电子系统向着小型化和高密度化发展，使得其内部热功率密度增加，可靠性降低。降低电路的功耗，是减少系统内部温升的主要途径。尽量采用低功耗器件，在满足工作速度的情况下，尽量选用CMOS电路，此电路就是选用CMOS电路。同时又改变了通用钟用晶振加工工艺，以往晶片封装，晶片易损坏，现把整个薄膜电路改为印制电路板形式，并且把军用元件，石英晶体牢固的焊在印制电路板上，使元器件与印制电路板成为一体，此设计方案起到双重保护作用，这样能经受较大的振动和冲击，满足用户的技术需求，在结构上采用二次焊封装技术，密封性好，这样就确保该振荡器能稳定可靠的工作。
2.3 基准温度初始精度
针对钟振来说想达到基准温度初始精度±3ppm这个精度是很难的，晶体的频率温度转折点约在27℃左右，既要保证宽温温度特性，又要保证±3ppm的基准温度初始精度，必须采用功耗小的集成电路来实现，集成电路功耗一般都在25mA左右，通过增大电路中反馈偏值电阻，来减小电流，使电流达到10mA左右，降低功率，再采取晶体外壳大面积接地来散热，降低电流通过晶体产生热量使其频率漂移，满足此项指标要求。
3.振荡电路的设计
3.1 设计方案
振荡器是一种把直流电能转变为一定形式的周期交变的信号发生器。振荡系统可以是LC组成的振荡回路，称作LC振荡器。而LC振荡器的频率稳定度只能达到10-2～10-3量级。许多应用领域中是不能满足技术要求的。由于石英谐振器具有很高的Q值，能使频率稳定度可以提高到10-4～10-10量级或者更高。所以，在频率稳定度要求很高的情况下，就要使用石英晶体组成的振荡器。这种晶体振荡器体积小、性能稳定，可以做到几十个PPM甚至更小，完全能达到技术指标要求，满足用户使用需求，适合批量生产。
根据用户要求的技术指标，要设计一种高可靠并适用温度超宽，输出波形为方波的振荡器。通过论证，采用集成电路与晶体谐振器相结合，产生振荡，组成晶体振荡器。如图1。这种电路设计新颖，加工方便，可靠性高，输出频率稳定，适合批量生产。
图1
3.2 满足电路振荡的理论条件
使用表面贴装技术把集成电路、印制电路板与石英晶体混合组成晶体振荡器，振荡线路由放大器和反馈网络按闭环回路组成，如图2所示。
图2
此电路产生振荡条件是：
a.放大器A的电压增益A乘以反馈网络F的衰减系数F的积必须大于1，即AF≥1。
b.信号通过放大器A和反馈网络F后，其总的相移为360o的正整数倍。
4.振荡器用晶体设计
4.1 水晶材料
水晶有天然的也有人造的，是一种重要的压电晶体材料。不论是天然水晶还是人造水晶，都程度不同的存在一些缺陷，这些缺陷，轻的会影响晶体元件的电性能，严重的根本就不能使用。随着晶体的小型化，高频化，和高稳定度要求，对水晶质量的要求越来越高。因此，为保证晶体质量，对水晶材料的质量要求是比较严格的。本产品的要求是Q值>240万的Z块（或Z板）人造水晶，包裹体密度的等级标准选Ⅰ级，腐蚀隧道密度不低于3级。
4.2 石英晶片的设计
标称频率为30MHz的晶体，根据该振荡器内部设计结构及可靠性，我们选AT切泛音振动模式，晶片外形通常采用Ф=4.5mm平片倒边。
4.3 工艺过程
4.3.1 切角的保证
对切割后为35o30'±2'的方片，进行角度校对，使其在35o30'±0.5'以内。为了保证最终角度，经过粗磨、改圆、精磨后的晶片再进行一次EFG角度分选，进一步保证切角的精度。
4.3.2 滚筒倒边
利用滚筒倒边可以有效地抑制寄生振动，减少边缘效应，从而改善石英片的电性能。利用进筒前后频率，可以有效地控制倒边宽度，倒边频率上升60kHz，可达预期效果。
4.3.3 抛光
对滚筒倒边合格的石英晶片用二氧化铈进行抛光，最后使晶片的厚度达0.168mm+ 0.003mm以内。
4.3.4 清洗、被银、上架点胶、微调等
工序同其它石英谐振器的加工基本相同。
4.3.5 封装与老化
封装采用真空电阻焊封装，然后放入105℃±2℃烘箱内老化168h。
5.实测结果
按照上述的设计方案对产品进行了生产试制，从测试结果看（如表1所示），振荡器的各项指标完全达到了技术指标，满足用户上机使用要求。
6.结束语
钟振由于它具有体积小，重量轻，功耗低，稳定性好，加工方便并广泛适用于数字电路等优点而具有巨大的发展潜力。我们采用了新工艺、新材料，采用了先进的晶体制造技术、使产品达到了国内领先水平，在研制生产中不断总结经验教训，逐步摸索出一套适合于我们现有条件的加工制作工艺，进一步提高产品质量，更好地为科研服务。
参考文献
[1]张沛霖，钟维烈，等.压电材料与器件物理[M].山东科学技术出版社，1997.
[2]赵声衡.晶体振荡器[M].科学出版社，2008.
集成电路的可靠性范文5
关键词：单片机、可靠性、电磁兼容性
随着半导体技术的飞速发展，单片机本身的设计中不断采用了一些新的抗干扰技术，使单片机的可靠性不断提高。除选择抗干扰能力强的单片机外，单片机系统中其它辅助元器件的可靠性也至关重要，一些抑制干扰的元器件的使用有助于提高系统的可靠性。此外，单片机系统在电路设计、印制电路板的设计、布线与制造工艺、系统安装时有无良好的接地等，都直接影响应用系统的可靠性。
单片机自身的抗干扰措施
为提高单片机本身的可靠性。近年来单片机的制造商在单片机设计上采取了一系列措施以期提高可靠性。这些技术主要体现在以下几方面。
1.降低外时钟频率
外时钟是高频的噪声源，除能引起对本应用系统的干扰之外，还可能产生对外界的干扰，使电磁兼容检测不能达标。在对系统可靠性要求很高的应用系统中，选用频率低的单片机是降低系统噪声的原则之一。以8051单片机为例，最短指令周期1μs时，外时钟是12MHz。而同样速度的Motorola单片机系统时钟只需4MHz，更适合用于工控系统。近年来，一些生产8051兼容单片机的厂商也采用了一些新技术，在不牺牲运算速度的前提下将对外时钟的需求降至原来的1/3。而Motorola单片机在新推出的68HC08系列以及其16/32位单片机中普遍采用了内部琐相环技术，将外部时钟频率降至32KHz，而内部总线速度却提高到8MHz乃至更高。
2.低噪声系列单片机
传统的集成电路设计中，在电源、地的引出上通常将其安排在对称的两边。如左下角是地，右下角是电源。这使得电源噪声穿过整个硅片。改进的技术将电源、地安排在两个相邻的引脚上，这样一方面降低了穿过整个硅片的电流，一方面使外部去耦电容在PCB设计上更容易安排，以降低系统噪声。另一个在集成电路设计上降低噪声的例子是驱动电路的设计。一些单片机提供若干个大电流的输出引脚，从几十毫安到数百毫安。这些大功率的驱动电路集成到单片机内部无疑增加了噪声源。而跳变沿的软化技术可消除这方面的影响，办法是将一个大功率管做成若干个小管子的并联，再为每个管子输出端串上不同等效阻值的电阻。以降低di/dt。
3.时钟监测电路、看门狗技术与低电压复位
监测系统时钟，当发现系统时钟停振时产生系统复位信号以恢复系统时钟，是单片机提高系统可靠性的措施之一。而时钟监控有效与省电指令STOP是一对矛盾。只能使用其中之一。
看门狗技术是监测应用程序中的一段定时中断服务程序的运行状况，当这段程序不工作时判断为系统故障，从而产生系统复位。
低电压复位技术是监测单片机电源电压，当电压低于某一值时产生复位信号。由于单片机技术的发展，单片机本身对电源电压范围的要求越来越宽。电源电压从当初的5V降至3.3V并继续下降到2.7V、2.2V、1.8V。在是否使用低电压复位功能时应根据具体应用情况权衡一下。
4.EFT技术
新近推出的MotorolaM68HC08系列单片机采用EFT(ElectricalFastTransient)技术进一步提高了单片机的抗干扰能力。当振荡电路的正弦波信号受到外界干扰时，其波形上会叠加一些毛刺。以施密特电路对其整形时，这种毛刺会成为触发信号干扰正常的时钟信号。交替使用施密特电路和RC滤波可以使这类毛刺不起作用，这就是EFT技术。随着VLSI技术的不断发展，电路内部的抗干扰技术也在不断发展之中。
5.软件方面的措施
单片机本身在指令设计上也有一些抗干扰的考虑。非法指令复位或非法指令中断是当运行程序时遇到非法指令或非法寻址空间能产生复位或中断。单片机应用系统程序是事先写好的，不可能有非法指令或寻址。一定是系统受到干扰，CPU读指令时出错了。
以上提到的是当前广泛使用的单片机应该具有的内部抗干扰措施。在选用单片机时，要检查一下这些性能是否都有，以求设计出可靠性高的系统。
在应用软件设计方面，设计者都有各自的经验。这里要提醒的是最后对不用的ROM要做处理。原则是万一程序落到这里可以自恢复。
用于单片机系统的干扰抑制元件
1.去耦电容
每个集成电路的电源、地之间应配置一个去耦电容，它可以滤掉来自电源的高频噪声。作为储能元件，它吸收或提供该集成电路内部三极管导通、截止引起的电流变化(di/dt)，从而降低系统噪声。要选高频特性好的独石电容或瓷片电容作去耦电容。每块印制电路板电源引入的地方要安放一只大容量的储能电容。由于电解电容的缠绕式结构，其分布电感较大，对滤除高频干扰信号几乎不起作用。使用时要与去耦电容成对使用。钽电容则比电解电容效果更好。
2.抑制高频的电感
用粗漆包线穿入轴向有几个孔的铁氧体芯，就构成了高频扼制器件。将其串入电源线或地线中可阻止高频信号从电源/地线引入。这种元件特别适用于隔开一块印制电路板上的模拟电路区、数字电路区、以及大功率驱动区的供电。应该注意的是它必须放在该区储能电容与电源之间而不能放在储能电容与用电器件之间。
3.自恢复保险丝
这是用一种新型高分子聚合材料制成的器件，当电流低于其额定值时，它的直流电阻只有零点几欧。而电流大到一定程度，它的阻值迅速升高，引起发热，而越热电阻越大，从而阻断电源电流。当温度降下来以后能自动恢复正常。这种器件可防止CMOS器件在遇到强冲击型干扰时引起所谓“可控硅触发”现象。这种现象指集成电路硅片的基体变得导通，从而引起电流增大，导致CMOS集成电路发热乃至烧毁。4.防雷击器件
室外使用的单片机系统或电源线、信号线从室外架空引入室内的，要考虑系统的防雷击问题。常用的防雷击器件有：气体放电管，TVS(TransientVoltageSupervention)等，气体放电管是当电源电压大于某一值时，通常为数十伏或数百伏，气体击穿放电，将电源线上强冲击脉冲导入大地，TVS可以看成两个并联且方向相反的齐纳二极管，当电两端电压高于某一额定值时导通。其特点是可以瞬态通过数百乃至上千安培的电流。这类元器件要和抗共模和抗差模干扰的电感配合使用以提高抗干扰效果。
提高单片机系统抗干扰能力的主要手段
1.接地
这里的接地指接大地，也称作保护地。为单片机系统提供良好的地线，对提高系统的抗干扰能力极为有益。特别是对有防雷击要求的系统，良好的接地至关重要。上面提到的一系列抗干扰元件，意在将雷击、浪涌式干扰以及快脉冲群干扰去除，而去除的方法都是将干扰引入大地，如果系统不接地，或虽有地线但接地电阻过大，则这些元件都不能发挥作用。为单片机供电的电源的地俗称逻辑地，它们和大地的地的关系可以相通、浮空、或接一电阻，要视应用场合而定。不能把地线随便接在暖气管子上。绝对不能把接地线与动力线的火线、零线中的零线混淆。
2.隔离与屏蔽
典型的信号隔离是光电隔离。使用光电隔离器件将单片机的输入输出隔离开，一方面使干扰信号不得进入单片机系统，另一方面单片机系统本身的噪声也不会以传导的方式传播出去。屏蔽则是用来隔离空间辐射的，对噪声特别大的部件，如开关电源，用金属盒罩起来，可减少噪声源对单片机系统的干扰。对特别怕干扰的模拟电路，如高灵敏度的弱信号放大电路可屏蔽起来。而重要的是金属屏蔽本身必须接真正的地。
3.滤波
滤波指各类信号按频率特性分类并控制它们的方向。常用的有各种低通滤波器、高通滤波器、带通滤波器。低通滤波器用在接入的交流电源线上，旨在让50周的交流电顺利通过，将其它高频噪声导入大地。低通滤波器的配置指标是插入损耗，选择的低通滤波器插入损耗过低起不到抑制噪声的作用，而过高的插入损耗会导致“漏电”，影响系统的人身安全性。高通、带通滤波器则应根据系统中对信号的处理要求选择使用。
印制电路板的布线与工艺
印制电路板的设计对单片机系统能否抗干扰非常重要。要本着尽量控制噪声源、尽量减小噪声的传播与耦合，尽量减小噪声的吸收这三大原则设计印制电路板和布线。当你设计单片机用印制电路板时，不仿对照下面的条条检查一下。
·印制电路板要合理区分，单片机系统通常可分三区，即模拟电路区(怕干扰)，数字电路区(即怕干扰、又产生干扰)，功率驱动区（干扰源）。
·印刷板按单点接电源、单点接地原则送电。三个区域的电源线、地线由该点分三路引出。噪声元件与非噪声元件要离得远一些。
·时钟振荡电路、特殊高速逻辑电路部分用地线圈起来。让周围电场趋近于零。
·I/O驱动器件、功率放大器件尽量靠近印刷板的边，靠近引出接插件。
·能用低速的就不用高速的,高速器件只用在关键的地方。
·使用满足系统要求的最低频率的时钟，时钟产生器要尽量靠近用到该时钟的器件。
·石英晶体振荡器外壳要接地，时钟线要尽量短，且不要引得到处都是。
·使用450的折线布线，不要使用900折线,以减小高频信号的发射。
·单面板、双面板，电源线、地线要尽量的粗。信号线的过孔要尽量少。
·4层板比双面板噪声低20dB。6层板比4层板噪声低10dB。经济条件允许时尽量用多层板。
·关键的线尽量短并要尽量粗，并在两边加上保护地。将敏感信号和噪声场带信号通过一条扁带电缆引出的话，要用地线-信号-地线......的方式引出。
·石英振荡器下面、噪声敏感器件下面要加大地的面积而不应该走其它信号线。
·任何信号线都不要形成环路，如不可避免，环路应尽量小。
·时钟线垂直于I/O线比平行于I/O线干扰小，时钟线要远离I/O线。
·对A/D类器件，数字部分与模拟部分宁可绕一下也不要交叉。噪声敏感线不要与高速线、大电流线平行。
·单片机及其它IC电路，如有多个电源、地端的话，每端都要加一个去耦电容。
·单片机不用的I/O端口要定义成输出。
·每个集成电路要加一个去耦电容，要选高频信号好的独石电容式瓷片电容作去耦电容。去耦电容焊在印制电路板上时，引脚要尽量短。
·从高噪声区来的信号要加滤波。继电器线圈处要加放电二极管。可以用串一个电阻的办法来软化I/O线的跳变沿或提供一定的阻尼。
·用大容量的钽电容或聚脂电容而不用电解电容作电路充电的储能电容。因为电解电容分布电感较大，对高频无效。使用电解电容时要与高特性好的去耦电容成对使用。
·需要时，电源线、地线上可加用铜线绕制铁氧体而成的高频扼流器件阻断高频噪声的传导。
·弱信号引出线、高频、大功率引出电缆要加屏蔽。引出线与地线要绞起来。
集成电路的可靠性范文6
[关键词]芯片封装技术技术特点
我们经常听说某某芯片采用什么什么的封装方式，在我们的电脑中，存在着各种各样不同处理芯片，那么，它们又是采用何种封装形式呢?并且这些封装形式又有什么样的技术特点以及优越性呢?在本文中，作者将为你介绍几个芯片封装形式的特点和优点。
一、DIP双列直插式封装
DIP是指采用双列直插形式封装的集成电路芯片，绝大多数中小规模集成电路(IC)均采用这种封装形式，其引脚数一般不超过100个。采用DIP封装的CPU芯片有两排引脚，需要插入到具有DIP结构的芯片插座上。当然，也可以直接插在有相同焊孔数和几何排列的电路板上进行焊接。DIP封装的芯片在从芯片插座上插拔时应特别小心，以免损坏引脚。
DIP封装具有以下特点：(1)适合在PCB(印刷电路板)上穿孔焊接，操作方便。(2)芯片面积与封装面积之间的比值较大，故体积也较大。Intel系列CPU中8088就采用这种封装形式，缓存和早期的内存芯片也是这种封装形式。
二、QFP塑料方型扁平式封装和PFP塑料扁平组件式封装
QFP封装的芯片引脚之间距离很小，管脚很细，一般大规模或超大型集成电路都采用这种封装形式，其引脚数一般在100个以上。用这种形式封装的芯片必须采用SMD将芯片与主板焊接起来。采用SMD安装的芯片不必在主板上打孔，一般在主板表面上有设计好的相应管脚的焊点。将芯片各脚对准相应的焊点，即可实现与主板的焊接。用这种方法焊上去的芯片，如果不用专用工具是很难拆卸下来的。PFP方式封装的芯片与QFP方式基本相同。唯一的区别是QFP一般为正方形，而PFP既可以是正方形，也可以是长方形。
QFP/PFP封装具有以下特点：(1)适用于SMD表面安装技术在PCB电路板上安装布线。(2)适合高频使用。(3)操作方便，可靠性高。(4)芯片面积与封装面积之间的比值较小。Intel系列CPU中80286、80386和某些486主板采用这种封装形式。
三、PGA插针网格阵列封装
PGA芯片封装形式在芯片的内外有多个方阵形的插针，每个方阵形插针沿芯片的四周间隔一定距离排列。根据引脚数目的多少，可以围成2~5圈。安装时，将芯片插入专门的PGA插座。为使CPU能够更方便地安装和拆卸，从486芯片开始，出现一种名为ZIF的CPU插座，专门用来满足PGA封装的CPU在安装和拆卸上的要求。
ZIF是指零插拔力的插座。把这种插座上的扳手轻轻抬起，CPU就可很容易、轻松地插入插座中。然后将扳手压回原处，利用插座本身的特殊结构生成的挤压力，将CPU的引脚与插座牢牢地接触，绝对不存在接触不良的问题。而拆卸CPU芯片只需将插座的扳手轻轻抬起，则压力解除，CPU芯片即可轻松取出。PGA封装具有以下特点：(1)插拔操作更方便，可靠性高。(2)可适应更高的频率。Intel系列CPU中，80486和Pentium、PentiumPro均采用这种封装形式。
四、BGA球栅阵列封装
随着集成电路技术的发展，对集成电路的封装要求更加严格。这是因为封装技术关系到产品的功能性，当IC的频率超过100MHz时，传统封装方式可能会产生所谓的“CrossTalk”现象，而且当IC的管脚数大于208Pin时，传统的封装方式有其困难度。因此，除使用QFP封装方式外，现今大多数的高脚数芯片(如图形芯片与芯片组等)皆转而使用BGA封装技术。BGA一出现便成为CPU、主板上南/北桥芯片等高密度、高性能、多引脚封装的最佳选择。BGA封装技术又可详分为五大类：(1)PBGA基板：一般为2~4层有机材料构成的多层板。Intel系列CPU中，PentiumII、III、IV处理器均采用这种封装形式。(2)CBGA基板：即陶瓷基板，芯片与基板间的电气连接通常采用倒装芯片的安装方式。Intel系列CPU中，PentiumI、II、PentiumPro处理器均采用过这种封装形式。(3)FCBGA基板：硬质多层基板。(4)TBGA基板：基板为带状软质的1~2层PCB电路板。(5)CDPBGA基板：指封装中央有方型低陷的芯片区。
BGA封装具有以下特点：(1)I/O引脚数虽然增多，但引脚之间的距离远大于QFP封装方式，提高了成品率。(2)虽然BGA的功耗增加，但由于采用的是可控塌陷芯片法焊接，从而可以改善电热性能。(3)信号传输延迟小，适应频率大大提高。(4)组装可用共面焊接，可靠性大大提高。
BGA封装方式经过十多年的发展已经进入实用化阶段。1987年，日本西铁城公司开始着手研制塑封球栅面阵列封装的芯片。而后，摩托罗拉、康柏等公司也随即加入到开发BGA的行列。1993年，摩托罗拉率先将BGA应用于移动电话。同年，康柏公司也在工作站、PC电脑上加以应用。直到五六年前，Intel公司在电脑CPU中(即奔腾II、奔腾III、奔腾IV等)，以及芯片组中开始使用BGA，这对BGA应用领域扩展发挥了推波助澜的作用。目前，BGA已成为极其热门的IC封装技术，其全球市场规模在2000年为12亿块，预计2005年市场需求将比2000年有70%以上幅度的增长。
五、CSP芯片尺寸封装
随着全球电子产品个性化、轻巧化的需求蔚为风潮，封装技术已进步到CSP。它减小了芯片封装外形的尺寸，做到裸芯片尺寸有多大，封装尺寸就有多大。即封装后的IC尺寸边长不大于芯片的1.2倍，IC面积只比晶粒大不超过1.4倍。
CSP封装又可分为四类：(1)传统导线架形式，代表厂商有富士通、日立、Rohm、高士达等等。(2)硬质内插板型，代表厂商有摩托罗拉、索尼、东芝、松下等等。(3)软质内插板型，其中最有名的是Tessera公司的microBGA，CTS的sim-BGA也采用相同的原理。其他代表厂商包括通用电气(GE)和NEC。(4)晶圆尺寸封装：有别于传统的单一芯片封装方式，WLCSP是将整片晶圆切割为一颗颗的单一芯片，它号称是封装技术的未来主流，已投入研发的厂商包括FCT、Aptos、卡西欧、EPIC、富士通、三菱电子等。
CSP封装具有以下特点：(1)满足了芯片I/O引脚不断增加的需要。(2)芯片面积与封装面积之间的比值很小。(3)极大地缩短延迟时间。CSP封装适用于脚数少的IC，如内存条和便携电子产品。未来则将大量应用在信息家电、数字电视、电子书、无线网络WLAN/GigabitEthemet、ADSL/手机芯片、蓝芽等新兴产品中。
六、MCM多芯片模块
