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集成电路设计的流程步骤范文1
关键词：集成电路设计企业；项目成本管理
一、前言
2016年以来，全球经济增速持续放缓，传统PC业务需求进一步萎缩，智能终端市场的需求逐步减弱。美国半导体行业协会数据显示，同年1～6月全球半导体市场销售规模依旧呈现下滑态势，销售额为1，574亿美元，同比下降5.8%。国内，经过国家集成电路产业投资基金实施的《国家集成电路产业发展推进纲要》将近两年的推动，适应集成电路产业发展的政策环境和投融资环境基本形成，我国的集成电路产业继续保持高位趋稳、稳中有进的发展态势。据中国半导体行业协会统计，2016年1～6月全行业实现销售额为1，847.1亿元，同比增长16.1%，其中，集成电路设计行业继续保持较快增速，销售额为685.5亿元，同比增长24.6%，制造业销售额为454.8亿元，同比增长14.8%，封装测试业销售额为706.8亿元，同比增长9.5%。国务院在2000年就开始下发文件鼓励软件和集成电路企业发展，从政策法规方面，鼓励资金、人才等资源向集成电路企业倾斜；2010年和2012年更是联合国家税务总局下发文件对集成电路企业进行税收优惠激励。2013年国家发改委等五部门联合下发发改高技［2013］234号文，凡是符合认定的集成电路设计企业均可以享受10%的所得税优惠政策。近年来又通过各个部委、省、市和集成电路产业投资基金对国内的集成电路设计企业进行大幅度的、多项目的资金扶持，以期能缩短与发达国家的差距。因此，对于这样一个高投入、高技术、高速发展的产业，国家又大力以项目扶持的产业，做好项目的成本管理非常必要。
二、项目成本管理流程
对项目的成本管理一般分为以下几个环节：（一）项目成本预测。成本预测是指通过分析项目进展中的各个环节的信息和项目进展具体情况，并结合企业自身管理水平，通过一定的成本预测方法，对项目开展过程中所需要发生的成本费用及在项目进展过程中可能发生的合理趋势和相关的成本费用作出科学合理的测算、分析和预测的过程。对项目的成本预测主要发生在项目立项申请阶段，成本预测的全面准确对项目的进展具有重要作用，是开展项目成本管理的起点。（二）项目成本计划。成本计划是指在项目进展过程中对所需发生的成本费用进行计划、分析，并提出降低成本费用的措施和具体的可行方案。通过对项目的成本计划，可以把项目的成本费用进行分解，将成本费用具体落实到项目的各个环节和实施的具体步骤。成本计划要在项目开展前就需要完成，并根据项目的进展情况，实施调节成本计划，逐步完善。（三）项目成本控制。成本控制是指在项目开展过程中对项目所需耗用的各项成本费用按照项目的成本计划进行适当的监督、控制和调节，及时预防、发现和调整项目进行过程中出现的成本费用偏差，把项目的各项成本费用控制在既定的项目成本计划范围内。成本控制是对整个项目全程的管控，需要具体到每个项目环节，根据成本计划，把项目成本费用降到最低，并不断改进成本计划，以最低的费用支出完成整个项目，达到项目的既定成果。（四）项目成本核算。成本核算是指在项目开展过程中，整理各项项目的实际成本费用支出，并按照项目立项书的要求进行费用的分类归集，然后与项目成本计划中的各项计划成本进行比对，找出差异的部分。项目的成本核算是进行项目成本分析和成本考核的基础。（五）项目成本分析。成本分析是指在完成成本核算的基础上，对整个完工项目进行各项具体的成本费用分析，并与项目成本计划进行差异比对，找出影响成本费用波动的原因和影响因素。成本分析是通过全面分析项目的成本费用，研究成本波动的因素和规律，并根据分析探寻降低成本费用的方法和途径，为新项目的成本管理提供有效的保证。（六）项目成本考核。成本考核是指在项目完成后，项目验收考核小组根据项目立项书的要求对整个项目的成本费用及降低成本费用的实际指标与项目的成本计划控制目标进行比对和差异考核，以此来综合评定项目的进展情况和最终成果。
三、集成电路设计企业项目流程
集成电路设计企业是一个新型行业的研发设计企业，跟常规企业的工作流程有很大区别集成电路设计企业项目组在收到客户的产品设计要求后，根据产品需求进行IC设计和绘图，设计过程中需要选择相应的晶圆材料，以便满足设计需求。设计完成后需要把设计图纸制造成光刻掩膜版作为芯片生产的母版，在IC生产环节，通过光刻掩膜版在晶圆上生产出所设计的芯片产品。生产完成后进入下一环节封装，由专业的封装企业对所生产的芯片进行封装，然后测试相关芯片产品的参数和性能是否达到设计要求，初步测试完成后，把芯片产品返回集成电路设计企业，由设计企业按照相关标准进行出厂前的测试和检验，最后合格的芯片才是项目所要达到成果。对于集成电路设计企业来说，整个集成电路的设计和生产流程都需要全方位介入，每个环节都要跟踪，以便设计的产品能符合要求，一旦一个环节出了问题，例如合格率下降、封装不符合要求等，设计的芯片可能要全部报废，无法返工处理，这将会对集成电路设计企业带来很大损失。因此，对集成电路设计企业的项目成本管理尤为重要。
四、IC设计企业的项目成本管理
根据项目管理的基本流程，需要在IC项目的启动初期，进行IC项目的成本预测，该成本预测需要兼顾到IC产品的每个生产环节，由于IC的生产环节无法返工处理，因此在成本预测时需要考虑失败的情况，这将加大项目的成本费用。根据成本预测作出项目的成本计划，由项目组按照项目成本计划对项目的各个环节进行成本管控，一旦发现有超过预期的成本费用支出，需要及时调整成本计划，并及时对超支的部分进行分析，降低成本费用的发生，使项目回归到正常的轨道上来。成本控制需要考虑到IC的每个环节，从晶圆到制造、封装、测试。项目成本核算是一个比较艰巨的工作。成本核算人员需要根据项目立项书的要求，对项目开展过程中发生的一切成本费用都需要进行分类归集。由于IC产品的特殊性，产品从材料到生产、封装、测试，最后回到集成电路设计企业都是在第三方厂商进行，每一个环节的成本费用无法及时掌握，IC产品又有其特殊性，每种产品在生产过程中，不仅依赖于设计图纸，而且依赖于代工的工艺水平，每个批次的合格率并不尽相同，其成品率通常只有在该种产品的所有生产批次全部回到设计企业并通过质量的合格测试入库后时才能准确得出。然而，设计企业的产品并不是一次性全部生产出来，一般需要若干个批次，因此在IC制造阶段无法准确知道晶圆上芯片的准确数量，只能根据IC生产企业提供的IC产品数量进行预估核算，在后面的封装和测试环节，依然无法准确获得IC产品的准确数量。在IC产品完全封装测试返回设计企业后，才能在专业的设备下进行IC产品数量的最终确定，然而项目核算需要核算每一个环节的成本。因此，核算人员需要根据IC产品的特点或者前期的IC产品进行数量的估算进行核算，待项目完成后再进行差异调整。在成本费用的分类和核算上，如果有国家拨款的项目，需要对项目所使用的固定资产进行固定资产的专项辅助核算，在专项核算中需要列明购买固定资产的名称、型号、数量、生产厂商、合同号、发票号、凭证号等，登记好项目所用的固定资产台账，以便在项目完工后，项目验收能如期顺利通过。项目成本分析和项目成本考核是属于项目管理完工阶段需要做的工作，根据整个项目进展中发生的成本费用明细单，与成本计划进行分类比对和分析，更好地对整个项目进行价值评定，找出差异所在，确定发生波动的原因，以便对项目的投资收益进行准确的判断，确定项目和项目组人员的最终成果。
五、总结
项目成本管理是集成电路设计企业非常重要的一项经济效益指标；而集成电路设计行业是一个技术发展、技术更新非常迅速的行业，IC设计企业要在这个竞争非常激烈的行业站住脚跟或者有更好的发展，就必须紧密把握市场变化趋势，不断地进行技术创新、改进技术或工艺，及时调整市场需求的产品设计方向，持续不断地通过科学合理的成本控制方法，从技术上和成本上建立竞争优势；同时，充分利用国家对于集成电路产业的优惠政策，特别是对集成电路设计企业的优惠政策，加大对重大项目和新兴产业IC芯片应用的研发和投资力度；合理利用中国高等院校、科研院所在集成电路、电子信息领域的研究资源和技术，实现产学研相结合的发展思路，缩短项目的研发周期；通过各种途径加强企业的项目成本控制，来提高中国IC设计企业整体竞争实力，缩短与国际厂商的差距。
主要参考文献：
［1］中国半导体行业协会.cn.
［2］刘胜军.精益化生产现代IE［M］.海天出版社，2006.
集成电路设计的流程步骤范文2
关键词：版图设计；九天EDA系统；D触发器
Full-Custom Layout Design Based on the Platform
of Zeni EDA System
YANG Yi-zhong , XIE Guang-jun, Dai Cong-yin
（Dept. of Applied Physics, Hefei University of Technology, Hefei 230009, China）
Abstract: Layout of D flip-flop based on some basic units such as inverter has been designed by using platform of Zeni EDA software system produced by China Integrated Circuit Design Center, adopting 0.6um Si-gate CMOS process, following a full-custom IC design flow of back-end, i.e. the construction of basic cell libraries, placement & routing and then layout verification, which is used for data collection unit. Layout design technique about elementary logic gate of digital circuit has been discussed in detail. The layout has been used in an IC. The result shows that design using Zeni EDA software system satisfies design requirement exactly.
Key words: layout design; Zeni EDA system; D flip-flop
1引言
集成电路（Integrated Circuit，IC）把成千上万的电子元件包括晶体管、电阻、电容甚至电感集成在一个微小的芯片上。集成电路版图设计的合理与否、正确与否直接影响到集成电路产品的最终性能[1]。目前，集成电路版图设计的EDA （ Electronic Design Automation）工具较多，但主流的集成电路版图设计的EDA工具价格昂贵，而我国自主开发的九天EDA系统，具有很高的性价比，为我们提供了理想的集成电路设计工具。
2基本概念
2.1 版图
版图是将三维的立体结构转换为二维平面上的几何图形的设计过程，是一组相互套合的图形，各层版图相应于不同的工艺步骤，每一层版图用不同的图案来表示。它包括了电路尺寸、各层拓扑定义等器件的相关物理信息，是设计者交付给代工厂的最终输出。
2.2 版图设计
它将电路设计中的每一个元器件包括晶体管、电阻、电容等以及它们之间的连线转换成集成电路制造所需要的版图信息。主要包括图形划分、版图规划、布局布线及压缩等步骤[2]。版图设计是实现集成电路制造的必不可少的环节，它不仅关系到集成电路的功能是否正确，而且会在一定程度上影响集成电路的性能、面积、成本与功耗及可靠性等[3]。版图设计是集成电路从设计走向制造的桥梁。
2.3 集成电路版图实现方法
集成电路版图实现方法可以分为全定制（Full-Custom）设计和半定制（Semi-Custom）设计[4]。半定制设计方法包括门阵列设计方法、门海设计方法、标准单元设计方法、积木块设计方法及可编程逻辑器件设计方法等。全定制设计方法是利用人机交互图形系统，由版图设计人员从每一个半导体器件的图形、尺寸开始设计，直至整个版图的布局和布线。全定制设计的特点是针对每一个元件进行电路参数和版图参数的优化，可以得到最佳的性能以及最小的芯片尺寸，有利于提高集成度和降低生产成本。随着设计自动化的不断进步，全定制设计所占比例逐年下降[5]。
3九天EDA系统简介
华大电子推广的应用的九天EDA系统是我国自主研发的大规模集成电路设计EDA工具，与国际上主流EDA系统兼容，支持百万门级的集成电路设计规模，可进行国际通用的标准数据格式转换，它已经在商业化的集成电路设计公司以及东南大学等国内二十多所高校中得到了应用，特别是在模拟和高速集成电路的设计中发挥了作用，成功开发出了许多实用的集成电路芯片[6]。其主要包括下面几个部分[7]：ZeniSE（ Schematic Editor）原理图编辑工具，它可以进行EDIF格式转换，支持第三方的Spice仿真嵌入； ） ZeniPDT （ Physical Design Tool）版图编辑工具；它能提供多层次、多视窗、多单元的版图编辑功能，同时能够支持百万门规模的版图编辑操作；ZeniVERI （ Physical Design Verification Tools）版图验证工具它可以进行几何设计规则检查（DRC） 、电学规则检查（ ERC） 及逻辑图网表和版图网表比较（LVS）等。
版图设计用到的工具模块是ZeniPDT，它具备层次化编辑和在线设计规则检查能力，并提供标准数据写出接口。其设计流程如图1所示[8]，
4设计实例
任何一个CMOS数字电路系统都是由一些基本的逻辑单元（非门、与非门、或非门等）组成，而基本单元版图的设计是基于晶体管级的电路图设计的。因而在版图设计中，主要涉及到如何设计掩膜版的形状、如何排列晶体管、接触孔的位置的安排以及信号引线的位置安排等。以下以一个用于数据采集的D触发器为例进行设计。
4.1 D触发器电路图及工作原理
D触发器电路图，如图2所示，此电路图是通过九天EDA系统工具的ZSE模块构建的，其基本工作原理是：首先设置CLB=1。当时钟信号CLK=0时，DATA信号通过导通的TG1进入主寄存器单元，从寄存器由于TG4的导通而形成闭合环路，锁存原来的信号，维持输出信号不变。当CLK从0跳变到1时，主寄存器单元由于TG2的导通而形成闭合回路，锁存住上半拍输入的DATA信号，这个信号同时又通过TG3经一个与非门和一个反相器到达Q端输出。当CLK再从1跳变到0时，D触发器又进入输入信号并锁存原来的输出状态。对于记忆单元有时必须进行设置，电路中的CLB信号就担当了触发器置0 的任务。当CLB=0时，两个与非门的输出被强制置到1，不论时钟处于0还是1，输出端Q均被置为0。
4.2 D触发器子单元版图设计
图2所示的D触发器由五个反相器、两个与非门、两个传输门和两个钟控反相器组成。选择适当的逻辑门单元版图，用这些单元模块构成D触发器。
对于全定制的集成电路版图设计，需要工作平台，包括设计硬件、设计使用的EDA软件以及版图设计的工艺文件和规则文件。此D触发器的设计硬件是一台SUN Ultra10工作站，设计软件是九天EDA系统，采用0.6um硅栅CMOS工艺。
CMOS反相器是数字电路中最基本单元，由一对互补的MOS管组成。上面为PMOS管（负载管），下面为NMOS管（驱动管）。由反相器电路的逻辑“非”功能可以扩展出“与非”、“或非”等基本逻辑电路，进而得到各种组合逻辑电路和时序逻辑电路。
在电路图中，各器件端点之间所画的线表示连线，可以用两条线的简单交叉来表示。但对于具体的物理版图设计，必须关心不同连线层之间物理上的相互关系。在硅CMOS工艺中，不能把N型和 P型扩散区直接连接。因此，在物理结构上必须有一种实现简单的漏极之间的连接方法。例如，在物理版图中至少需要一条连线和两个接触孔。这条连线通常采用金属线。可得如图3（a）所示的反相器的局部的符号电路版图。同理，可以通过金属线和接触孔制作MOS管源端连接到电源VDD和地VSS的简单连线，如图3（b）所示。电源线和地线通常采用金属线，栅极连接可以用简单的多晶硅条制作。图3（c）给出了最后的符号电路版图。
通过九天版图设计工具绘制的反相器版图如图4所示。其他基本单元的版图可依此建立。
4.3 D触发器版图设计
先建立一个名为DFF的库，然后把建立的各个单元版图保存在DFF库中，同时在库中建立名为dff的新单元。调用各子单元，并进行相应D触发器的版图布局，接着就是单元间的连线。主要用到的层是金属1、金属2和多晶硅进行连接布线。接触孔是用来连接有源区和金属1，通孔用来连接金属1和金属2，多晶硅和多晶硅以及相同层金属之间可以直接连接。版图设计完成后，再利用版图验证工具ZeniVERI对该版图进行了版图验证。最后，经过验证后D触发器的版图如图5所示。
5结语
在分析CMOS 0.6um设计规则和工艺文件后，采用九天EDA系统，以D触发器为例进行了版图设计。实践表明，九天EDA系统工具具有很好的界面和处理能力。该版图已用于相关芯片的设计中，设计的D触发器完全符合设计要求。
参考文献
[1] Chen A, Chen V, Hsu C. Statistical multi-objective optimization and its application to IC layout design for E-tests[C]. 2007 International Symposium on Semiconductor Manufacturing, ISSM - Conference Proceedings, 2007, 138-141.
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[6] 易茂祥, 毛剑波, 杨明武等. 基于华大EDA软件的实验教学研究[J]. 实验科学与技术, 2006, 5:71-72.
[7] China Integrated Circuit Design Center. Zeni Manual Version 3.2, 2004.
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集成电路设计的流程步骤范文3
【关键词】IC设计 IC工艺流程 良率 精益化成本控制
精益思想是一种先进的管理思想，把它运用到IC设计项目成本管理当中，能够有效的控制项目成本和产品研发的周期，因为精益思想的核心就是消除浪费，减少不必要的支出。运用精益思想对企业的整个项目流程进行控制，从产品的立项、市场调研、可行性分析、研发设计、生产等阶段，实施严格产品成本控制，从而实现产品的全寿命周期成本控制。在精益设计成本控制中运用目标成本规划法、价值工程、质量功能展开等方法，能够有效的控制设计成本，同时把顾客的需求融合到产品的设计当中。在精益采购成本控制阶段，企业可以通过规范采购制度和经济批量订货等方法来降低采购成本。精益生产阶段，企业可以运用敏捷制造和全面质量管理，及时发现生产过程中的浪费现象并与改正，消除浪费，降低成本。精益物流成本控制阶段，企业可以采用价值流程分析对整个流程分析，寻求不必要的浪费。总之，精益思想的重点就在减少浪费，提高顾客满意度，从而达到降低成本，提高企业的综合竞争力。
一、精益化成本控制的特点
（一）连续流动性
连续流动性是指价值流在供应链上连续不断的进行，企业只在合适的时间，按合适的数量生产所需要的产品。对IC设计企业而言，它的上游产业是晶圆厂，下游企业是封装测试厂，目前大部分的IC设计企业都是根据订单来生产，同时合理备足为满足市场不确定性需求的库存，企业要实现理想的价值流动，就要将上、下游的各项作业从外部结构上改造成若干个包含几项增值作业的自我管理生产单元，在这个生产单元内，设备和人力按照流程的顺序来进行安排。如果不能实现这种连续的均衡生产，那么某些生产单元的生产进度就可能会落在后面，导致下游工序出现闲置时间，而另外一些时候，这些生产单元又可能停工待料。企业生产实现连续流动之后，便可缩短订货提前期，大幅度降低库存，能尽早的发现并解决问题，使企业生产计划有条不紊，持续不断地进行。因此，在价值流管理中，首先应保证生产作业的连续流动性。
（二）价值链分析
实现精益生产管理，最基本的一条就是消灭浪费，而在企业的生产经营活动中，要消灭浪费，就必须判别企业生产中的两个基本构成：增值和非增值活动。价值链管理就是通过绘制价值流程图，进行价值流程图分析来发现并消灭浪费、降低成本，赢取最高的边际利润。从IC设计、制造分工流程图来看，主要包括：IC设计、晶圆生产及后段的封装测试，在设计阶段，企业必须按照项目的进度如期完成产品的开发；晶圆厂必须根据IC设计企业的集成电路布图完成原材料的生产；而对于封装测试企业必须在保持产品良率的前提下，及时完成产成品的交付；这些价值链流动的过程中，由于每个阶段可能是在不同的地点完成，物流成本的控制是IC设计企业必须高度重视。
（三）研发、生产过程的标准化作业
从IC企业都是面向市场开发新产品，能后根据项目的进度和目前公司的状况，合理安排资源，每个项目的进行必须通过产品定义、规划、模拟仿真、布图及后期的工程测试等，如果在这些过程中，能够实行工作过程的标准化，将有力推动人力资源节约和按时按质完成项目。在实施标准化过程中，要遵循三个指导原则：一是与研发人员一起努力，共同确定效率最高的工作方法，并确保对此达成一致意见。二是利用标准化工作组合表来理解过程周期时间与生产节拍之间的关系。三是遵守生产节拍，这是标准化工作的一个关键计量指标，不要试图通过对每个人的工作负荷做一些实质性的改变来适应生产节拍的变化，当生产节拍缩短时，应对各项工作进行合理化改进。必要时可增加人员，当生产节拍加长时，可给生产过程分配较少的雇员。实施标准化工作能够最大限度的发挥人力和机器的效用，与此同时还能确保安全的工作条件。只要从价值流的这三个方面去理解和实施价值流活动，就能达到消灭浪费，降低成本，优化资源配置，提高运营管理水平的目的。
二、我国IC设计企业实行精益化成本控制的目的和意义
改革开放30多年来，随着国外资金、技术和管理理念的不断引进，我国企业的管理水平虽已有一定程度的提高，但仍未摆脱陈旧的管理模式与落后的管理手段。从整体水平来看，国内IC企业规模都不算大，但普遍都具有大量生产模式下的大企业病，即：机构臃肿、管理效率低下，企业计划决策的速度慢，影响了企业的应变能力；企业内信息传输，沟通不及时、高库存量，保证生产难以降低成本，员工的积极性和创造性得不到充分发挥。
应用精益管理模式在我国半导体行业具有更特别的意义：
第一，我国IC研发设计人均资源相对短缺，技术来源大部分是通过解剖获得，缺乏创造性，生产效率低下，资源有效利用率低，因此以消灭“浪费”为理念的精益生产方式值得采纳，以便实现资源优化和可持续发展目标；
第二，精益管理本身起源于东方的文化环境，肯有较强烈的集体主义观念，比西方更重视个人主义更容易实施，比较适合IC企业依靠团队的力量完成项目的现状；
第三，针对目前我国管理水平较低的现状，低起点必然会紧跟着一个高速发展阶段，精益管理将直接给企业带来新的活力和显著的经济效益。
三、精益化成本控制在IC设计企业的实施
（一）全面的成本成本控制――“零亏损”
合理控制库存，库存是企业的“万恶之源”，它不仅占用企业的资金，增加资金成本，更重要的是由于有了库存，生产线上即使出现了不合格产品，工人也可以从容返修，从而放松了对“零返修库”的追求。遵循快速调整和小批量生产原则，从而保持了较低的存货水平。
（二）优质的售后服务――“零投诉”
及时、有效的满足顾客的需求，是企业的根本宗旨，也是企业生存的源泉；顾客对于产品的品质的诉愿，必须高度重视并及时反馈并指派FAE工程师上门解决；在这个过程中，除了要倾听客户对产品品质的意见，还有要不断改良产品的工艺和服务质量难题，企业也应从客户的诉愿中挖掘未满足的市场需求。
（三）合理有效利用公司的各种资源――“零浪费”
任何不直接增加产品价值的费用都是浪费，所以要尽量减少管理费用。要消除任何无增值的动作、环节和步骤。同时，建立新型的供应商合作关系，企业应当将一个自己满意的供应商看作是自己公司的一部分，从原材料晶圆，到后段的代工商的选择，再到满足客户的市场需求，共同为提高产品质量和适时供货而努力，不光光是通过价格手段，盘剥供应商或者客户。
（四）研发项目、产品生产实行严格的工期管理――“零延时”
新项目开始研发前，市场部要与研发等部门，做好前期的市场调研和可信析分析，避免盲目开发新项目或开发的项目而产品没市场；对于确定要开发的项目，要合理为项目配置资源，明确研发项目的每个步骤的工期要求，按时按质的如期完成项目，项目如果出现拖延就是成本的浪费；
（五）实行全面的质量管理――“零缺陷”
提高质量无需增加成本，因为从长期看，提高产品质量了产品市场占有率，从而相对降低了成本，即质量成本占销售收入百分比不断下降，使得企业竞争力不断加强。通过提高质量、减少浪费才能赢得利润，质量是利润的源泉。错误是一种财富，因为只有出现瑕疵才能发现生产过程的不完美，才难使之逐渐完善而不再产生疵点，即犯错误是为了不犯错误。缺陷是可以避免的，“零缺陷”是促进企业不断发现IC产品在设计和应用中的缺陷并加以改进的一种标准。
（六）实行全面的安全管理――“零事故”
安全生产是企业的社会责任，也是保证产品质量的有效手段，减少安全事故的发生，其实就是在为企业避免不必要的损失，节约成本；同时也是为企业树立良好的品牌形象。
四、总结语
IC设计是个技术淘汰、技术更新非常迅速的行业，企业要在这个竞争非常激烈行业求得生存或者发展，必须紧密把握市场的变化趋势，不断的改进技术或工艺，持续不断的通过精益化的成本控制手段，从技术上和成本上建立竞争优势；同时充分利用国家对于集成电路产业的优惠政策，加大重大项目和新兴产业IC芯片应用的研发和投资力度；合理利用中国高等院校的在集成电路、电子信息领域的研究资源，实现产学研相结合的发展思路，缩短项目的研发周期；通过各种途径推行精益化的成本控制手段，来达到提高中国IC设计企业整体竞争实力，扩大市场份额。
以上是笔者对精益化成本控制在IC设计企业的应用的一些肤浅的认识，不当之处敬请读者指正。
参考文献
[1]刘胜军.精益化生产现代IE[M].第一版海天出版社，2006：67.
集成电路设计的流程步骤范文4
关键词： EDA； DSP； 全定制电路； 自动提取； AutoExtra
中图分类号： TN702.2?34 文献标识码： A 文章编号： 1004?373X（2016）01?0129?04
0 引 言
EDA（Electronics Design Automation，电子设计自动化）技术是集成电路设计方法中非常重要的组成部分，其影响并决定了所有高性能集成电路的相关设计方法。当前，依托具有自动布局、自动布线等功能的工具实现了ASIC的设计。在集成电路设计中EDA技术主要有两方面的作用分别为：第一，使得集成电路的功能设计和功能验证过程变快，主要指电路的格局安排、线路布置及形式审查；第二，完成专业人士很难实现的工作，比如说捕获DSP电路中的寄生参数、进行时序级电路的功能逻辑分析和电路降噪处理等。整合现有的人力和物力资源，并实现电路设计的大规模和高复杂度是当今高性能DSP技术的主要需求，该需求的前提是要在有限的时间内，解决途径之一就是借助EDA技术。
高性能DSP主要指那些具有强大的运算能力、高存储性、外设丰富、加工工艺先进、结构体系新的电路。当前高性能DSP的主流结构是VLIW体系结构，该结构最早由TI公司于1996年推出，其指令发射窗口的宽度[1]一般为3～8。提高主流DSP性能的方法主要有两个：一是靠电路技术的发展进步；二是靠现有电路设计方法的改进。EDA技术是改进电路设计方法中非常重要的因素，在降低设计成本的同时，可以提高设计质量和设计效率[2]。
EDA全定制电路功能模型提取技术是对电路设计进行改进的一种方法[3]。目前为止，国内外已经展开了众多研究。对电路进行结构模式匹配、数字符号分析和体系结构定义是模型提取的三种重要方式。其中，模式匹配需要预先进行各种电路模式的定义，主要有：锁存器定义、多米诺电路定义以及互补CMOS门的定义，以图形匹配的方式进行DSP电路的识别。电路模式的预先定义是该方法的主要缺点，对于新开发的或研发的电路，需要不断进行电路模式的增加或进行相关指导；由于晶体管级电路的匹配非常难，导致模式匹配的复杂性[4]。针对上述问题，Bryant发明了一种高效的算法，该算法能快速实现针对每个子模块对应的布尔模型的建立，也能够方便地采用数学方法获取子模块的逻辑功能电路，采用这种方式为MOS电路的符号分析技术奠定了坚实的数学基础[5?6]。著名的IBM公司采用基于EDA开发的Verity和GateMaker工具分别进行电路的功能验证和测试报告生成[7]。在高性能全定制DSP中最早进行模型提取技术应用的是Verity。该方法的缺点是对时序逻辑不支持，只能对基于路径的静态CMOS门、信号传输门和简单的动态电路进行策略提取。Yang等在FROSTY的研究中结合了结构分析和模式匹配两种方法，对复杂的时序逻辑的识别采用模式匹配的方法。
1 时序电路功能模型提取流程
时序电路的功能模型提取流程，如图1所示。
（1） 首先进行SPICE格式网表的输入；其次，对电路进行网表读取并进行展平。依据晶体管沟道的连通性特征，将整个电路进行CCC划分。CCC代表了一个最大的集合，该集合表示了相应电路内部通过沟道相连的晶体管的最大数量。图2为电路中晶体管进行CCC划分的展示，从该图可以明显看出，三个晶体管被划分到两个CCC中。若CCC内部无任何传输通道，则该CCC就称之为一个CMOS门；若CCC中包含传输通道，则传输门和相应的逻辑驱动电路就包含其中。
（2） CCC排序的实现。CCC划分完毕之后，按照电路中信息的流向，从输入到输出实现CCC的排序。在CCC的排序算法中，若有几个CCC是相邻的，并且他们能够构成一个闭环，则该闭环上的所有晶体管将被1个大的CCC所包含，这些CCC将合并为一个以便于进行环路分析。高性能DSP中，时序电路和动态电路的分析离不开时钟的分析。电路中，时钟数的提取是在CCC的划分和排序之后。遍历算法是其所采用的提取算法，遍历的方式是：以时钟数的输入节点为出发节点，进行整个时钟数的遍历。通过CCC的划分和排序，还可以对门控时钟实现复杂的处理，并进行脉冲电路的产生[8]。
在进行EDA全定制电路的时序分析中，要求最终的电路模型能够保持原有的电路模型，并且其在每个晶体管电路中的作用要确切。通过功能模型的提取，最终输出的是一个RTL级的Verilog文件。
2 时序电路功能模型提取算法
针对伪静态锁存器和主从D触发器两种结构的时序电路进行了时序电路功能模型提取算法的研究与设计。伪静态锁存器是由相应的驱动电路和对应的环路组成。两个伪静态锁存器组成一个主从D触发器。上述的伪静态锁存器和主从D触发器再加上由他们扩展得到的其他电路类型，是当前EDA设计中研究最广泛的时序器件。时序器件中，电路结构分析和模型建立是进行伪静态锁存器提取算法的两个组成部分。锁存器的分析算法设计如下：
Step1：寻找一个由节点[N1，N2，…，Nm]和门[G1，G2，…，Gm]构成的闭环。在该闭环上进行多路选择器[Gi]的搜索。找到之后，以该[Gi]的分支作为闭环的新驱动，该分支不在原闭环上；若找不到这样的分支，则需要寻找相应的三态门或传输门作为闭环的新驱动，要求三态门或传输门在环外。
Step2：审查闭环及其相应的驱动电路并判断能否构成相应的锁存器。
Step3：对于第[i]个节点[Ni]被看作是输出节点的两个条件是：被作为驱动信号的输出；不在闭环上的门驱动。
Step4：[Gi]被称为闭环上的互补CMOS门。[Ii，k]是其不在闭环上的输入值。如果输入[Ii，k=0，]则[Gi]的输出肯定是1，那么[Ii，k]被称作复位信号并且[Ci，k=0]；若[Ii，k=1]，则[Gi]的输出肯定是0，则[Ii，k]被称作复位信号并且[Ci，k=1]。
Step5：判断每一个位于环上的传输门和三态门其控制信号是不是时钟，若是时钟信息，则传输门的导通和三态门驱动的导通是相互排斥的。
Step6：锁存器模型的建立。通过触发器结构分析，为每个输出节点[Ni]建立锁存器模型。
通过上述算法步骤可知：首先要找到一个闭环；然后分析该闭环及其驱动，并判断其是否能够组成锁存器，若能，则将输出节点和复位信号全部列出。一个闭环构成锁存器的前提有两个：一是该环路是正反馈的，即沿着一定的方向遍历完所有的节点后，极性保持不变；二是闭环的驱动不是传输门就是三态门。以上算法中，传输门和三态门的导通必须有时钟进行控制。上述算法规定的CMOS门的类型需要从NAND和NOR中选择。算法中不同的输入节点有不同的复位信号，近似值[Ci，x]的得出是通过对算法进行结构分析获得的。带扫描功能的锁存器目前的算法并不支持，而且现在闭环上的传输门或三态门有且只有一个，导致只能对该算法做进一步改进。
功能模型可以通过以上算法进行确立。每一个锁存器可能有多个输出节点，每一个输出节点都可以建立对应的模型。RTL级的Verilog描述被认为是锁存器模型的输出。在锁存器模型中一般包括以下内容：敏感信号表、异步和同步复位语句、赋值逻辑信息。其中，复位信号、时钟信号、数字信号包含在敏感信号表中。输出节点的位置决定了复位信号的不同，而且要对每一个复位信息的类型进行分析。具体分析过程为：首先，在模型建立之前，判断对应输出节点[Ni]的复位信号[Ij，k]是同步还是异步的，并区分其高低有效性。根据如下步骤进行输出节点[Ni]的复位信号[Ij，k]的类型分析：
（l） 首先判定同步、异步复位信号。若节点[Nj]与[Ni]间传输门或者三态门，且被时钟控制，那么复位信号[Ij，k]是同步的；否则，是异步的。
（2） 节点距离[distance（Nj，Ni）]的定义。CMOS门和三态门总数的奇偶性与节点[Nj]和[Ni]间是否互补有关，多互补，则为奇数，并且[distance（Nj，Ni）=1；]否则，[distance（Nj，Ni）=0]。复位信号[Ij，k]有效时，输出节点的值是[distance（Nj，Ni）XNOR Cj，k]。
上述分析中，两个锁存器是分开的。他们是否构成主从D触发器的前提是他们前后相连，在相连情况下，还需要进一步确认。主要看两个锁存器的导通时间是否重叠。分析认为，构成主从D触发器的要求是：两个锁存器的时钟周期相同，有效脉冲不重叠。假设重叠，那么其重叠时间应该小于用户设定的阈值。
3 设计实现
采用C++编程语言，在GNU/Linux下设计与开发了晶体管级电路功能模型提取工具AutoExtra。2013年7月完成该工具的主要设计工作，经过测试又修正了存在的Bug。目前，该系统运行较平稳。设计的锁存器电路图如图3所示。
输入网表的词法和语法分析器采用的是Flex和Bison设计的[9]，其输入网表的格式兼容Hspiee。各种逻辑操作是通过采用BDD函数包Buddy实现的[10]。CCC维护局部BDD索引表的目的是为了避免BDD节点的过度膨胀。全局BDD索引表的使用前提是在索引表的回溯操作下，并且在时序电路功能模型提取算法中要将功能逻辑表示为最小项的和。通过调用espresso进行最小项和的化简。为了提高程序运行的高效性，对于经常使用的数据结构的分配和回收是通过设计存储管理器实现的。
AutoExtra不仅支持上文所提到的两种电路类型，而且还支持N?C2MOS。在N?C2MOS中，LSDL逻辑可以看做由动态门和N?C2MOS锁存器组成。本文设计并实现的AutoExtra还具有时钟数的自动提取和分析功能。
4 仿真实验
采用上文设计与实现的AutoExtra工具进行高性能FHGY?DSP数据通路中的6个EDA全定制模块的模型提取。参数设置及对应的实验结果如表1所示。采用Linux操作系统，处理器为Intel 1.7 GHz双核处理器，2 GB DDR3内存，160 GB硬盘。
表1中对电路进行仿真实验，将数据通路设计中的所有电路类型包含在其中。其中，16位的乘法器和寄存器文件中拥有很多的触发器和寄存器，并且复杂的管线电路应用于16位乘法器的积压缩阵列中。输出网表的模拟是通过verilog模拟器实现的，对输出网表的准确性进行了验证，并进行了仿真实验对比，对比结果表明了时序电路功能模型提取算法的正确性。
时序电路功能模型的提取涵盖了CCC划分、CCC合并及模型输出的所有工作，本文的算法也主要集中于该点。功能模型的提取时间主要取决于各个电路中晶体管的总数及分类。从表1可知，提取时间的递增顺序为：静态加法器、动态加法器、移位器、乘法器、寄存器。由于寄存器电路拥有的晶体管数目最多，且80%～90%的晶体管均位于多路选择开关、锁存器以及触发器中，因此，其提取时间最长。通过表1的实验结果可知，对于含有6.0万个晶体管的寄存器文件，其针对功能模型提取算法的耗时接近4 min，是其他4种电路所花费时间的数倍乃至几十倍，其他电路所花费的时间均在半分钟以内。假设再改进网表读取与展平方法，所有电路的运行时间还会降低不少。
5 结 论
本文给出了EDA全定制电路功能模型自动提取的流程和相关提取算法，并通过该算法设计与实现了AutoExtra功能模型提取工具。仿真实验结果表明了EDA工具AutoExtra的高效性，能满足模块级全定制设计高性能DSP电路的功能验证要求。研究中还发现电路的提取时间与网表的读取与展平的实现方法有关，若改进相关方法，模型提取的时间将更快，设计的DSP电路的性能将更高。
参考文献
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[8] 张能，李振涛，陈书明.电路模拟与静态时序分析相结合的时钟树分析技术[J].电子学报，2008（8）：1571?1576.
集成电路设计的流程步骤范文5
关键词：IP软核；微控制器
引言
随着集成电路设计的不断发展，集成电路的规模越来越大，设计难度日趋复杂，传统的设计方法已越来越不能适应集成电路设计发展的需要。基于IP复用的数字IC设计方法是有效提高IC设计产能的关键技术，有助于快速实现工艺先进、功能强大的产品。
微控制器MCU是嵌入式系统的核心，8位MCUIP核具有很高的通用性和灵活性，广泛地应用于工业控制、机械设备、家用电器以及汽车电子等各个领域。本文介绍的是基于RISC体系结构的8位高速MCUIP软核的设计与实现，采用Verilog HDL自上而下地描述了MCU IP软核的硬件结构，并验证了设计的可行性和正确性。在实际硬件电路中，该IP核的运行频率达到75MHz，可应用于高速控制领域。
系统结构设计
本设计的总线采用了哈佛结构，14位指令字长，8位数据字长，指令集与PIC16F676兼容。它具有35条指令，在连续工作的情况下，除了程序跳转指令要用2个指令周期外，其它的所有指令都可以在1个指令周期内完成。由于哈佛结构总线具有独立的指令总线和数据总线，可同时从程序存储器和数据存储器中分别读取数据，大大提高了MCU内部执行的并行性，简化了控制电路的设计。与更深级流水线相比，简单的指令周期避免了深度流水线增加电路结构复杂性和芯片面积。
该微处理器在结构上可以划分为四个子系统，分别为控制单元、数据通道、存储单元、I／O单元。其中数据通道包含ALU和一个W工作寄存器。片内程序存储器ROM的容量是8k×14位；数据存储器由包括专用寄存器在内的256个可寻址的8位寄存器组成，通过数据总线与算术逻辑单元ALU相连，系统可以对数据存储器用直接或间接寻址方式进行访问。I／O单元提供了系统内部的数据总线与外界总线的连接接口，实现数据的输入／输出。控制单元则会根据指令产生相应的指示信号控制系统的协调运行。系统结构如图1所示。
MCU IP核的时序设计
时钟网络的时序设计
本设计的时序设计部分采用内部包含4个节拍时钟的结构，时钟网络模块在复位结束后会利用两级嵌套的D触发器将外部时钟(CLK)分频产生4个非重叠正交的节拍时钟信号q1、q2、q3、q4，一个指令周期分为4个状态。节拍时钟会与译码电路产生的控制信号配合，在不同时钟节拍选通不同的电路操作，进而协调整个系统的运行。
二级流水线时序设计
本设计所采用的二级流水线划分为取指和执行两级。系统运行时，会在前一指令周期的q4节拍从ROM中取出下一条待执行的指令并锁存在指令寄存器中，在下一指令周期的q1节拍从指令寄存器中取出指令，同时程序计数器(PC)加1，q2到q4对所取指令进行译码和执行。因此，一条指令的完整执行过程大概分为取指令、指令锁存、指令译码、取操作数、执行、回写、PC+1等7个步骤。从时序上看，指令取指周期与执行周期是并行执行的，即在取指的同时，上一条指令正在进入执行周期。
程序跳转指令与其它单周期指令一样进入流水线，在执行程序跳转指令时，屏蔽下一条指令进入指令译码单元，用空操作指令NOP代替。这样，控制逻辑不需要做太大修改就能满足流水线的执行。二级指令流水线操作过程如图2所示。
MGU IP核的内部电路实现
指令寄存器
指令寄存器(IR)是为了实现两级指令流水线而设计的。如果没有指令寄存器，那么取指和执行就分别需要占用一个指令周期。但如果利用IR，在上条指令执行的同时把下一条指令从程序存储器ROM中取出来寄存在IR中，这样在每个指令周期内同时有指令的取出和执行，等效来看，一条指令只需要一个指令周期就可以执行完毕，从而提高了效率。
指令寄存器IR的另外一个功能是当执行分支指令的时候产生空操作，这是采用指令流水线结构所必需的。例如在执行程序跳转指令GOTO的时候，由于GOTO指令会改变程序计数器PC的值，跳转到另外的地址，那么在执行GOTO指令时取得的紧接GOTO的下一条指令就不是要执行的下一条指令，这个已经取得的指令就必须被屏蔽。具体的操作是在执行GOTO指令的时候，指令译码单元产生清零信号使得指令寄存器内部14位寄存单元被清零，那么下一指令周期的输出就变为NOP指令。在执行该空操作的同时把GOTO指令跳转后指向地址对应的指令取出来，在下个指令周期执行。
指令译码单元
指令译码单元在每个时钟周期的q1节拍接收来自IR的14位执行指令，并对指令进行译码工作，给出其它各单元的操作控制信号，包括算术逻辑单元(ALU)的运算控制信号、RAM的读写控制、总线控制器的选择信号、PC寻址等。
算术逻辑单元
算术逻辑单元(ALU)是微控制器运算电路的核心部分，主要功能是按照指令译码器输出的控制信号，实现算术运算、逻辑运算、循环移位等操作。ALU的字宽是8位，在ALU中做运算的2个操作数分别来自W寄存器和数据总线，最后运算的结果由指令译码后的控制信号决定是存放在W寄存器中，还是通用寄存器RAM中。本文通过将加、减操作复用到一个8位超前进位加法器，大大缩短了ALU算术运算的时间，进而提高了整个系统的运行速度。
程序计数器和堆栈
13位的PC对8k×14bit的ROM进行寻址，八级堆栈存储的是ROM的地址，即在主程序中调用的子程序最多允许嵌套8次。当系统复位后PC从0000h地址开始执行，然后在每个指令周期q1节拍，PC自动加1。当执行GOTO指令时，就从指令中获取地址来改变PC的值，然后PC再在此基础上自动加1，顺序执行指令。当执行调用子程序指令CALL指令时，把取指的地址送到堆栈保护起来，然后PC装载子程序入口的地址，接着顺序执行子程序指令直到子程序执行完，程序返回时把堆栈中的地址装载到PC，PC继续自动加1顺序执行指令。
在每个时钟周期，PC会检测是否有来自中断处理单元的中断请求信号发生，一旦有中断响应，PC就会进人中断处理模式，把中断现场的地址送入堆栈保护起来，并在下一指令周期PC指向中断向量地址 0004h，这是中断服务程序的入口地址，系统执行中断服务程序直到中断返回，再把保护在堆栈的中断现场地址加载到PC中，然后又顺序执行指令。
定时器／计数器
TIMER0为8位可读写的定时器／计数器单元，其内部有一个分频器，可以通过寄存器配置选择定时或计数工作方式，以及分频器的分频比，分频比最高可达1：128。当TIMER0从FFh到00h计数溢出时，将产生TIMER0中断。
中断处理单元
中断处理单元会响应各个中断源的中断，并向系统的控制电路发出总中断请求信号。该单元设置有8位中断控制寄存器和外设中断寄存器，使用标志位来记录各种中断请求。中断控制寄存器还包括各中断的使能控制位以及全局中断使能位。全局中断使能位将使能(置1时)所有未被屏蔽的中断，或禁止(清零时)所有中断。一旦进入中断服务程序，可通过查询中断标志位确定中断源。
双向I／O
PORTA和PORTC为2个6位双向I／O端口，每个端口有2个物理寄存器，分别是方向寄存器和数据寄存器。方向寄存器控制对应端口的输入／输出属性，数据寄存器负责锁存输入／输出数据。
MCU IP核的硬件仿真
IP软核的仿真测试是设计过程中非常重要的环节，通过自主建立的测试向量库，编写了覆盖所有指令的测试文件，对软核的多种指令、地址和数据组合进行了仿真测试，提高了软核功能仿真的测试覆盖率，保证了设计的正确性。由PORTA和PORTC的输出来验证设计正确性。部分信号波形如图3所示，在正常情况下，地址是在每个指令周期进行加1取指的；当中断信号int_req=1时，地址在下一指令周期跳到中断向量地址0004h，同时屏蔽下一条指令进入指令译码单元，用NOP指令代替。
集成电路设计的流程步骤范文6
出于国家安全的考虑，这一项目的实施将基本由中国企业参与，这也为国内相关的一些企业提供了机会。本文主要通过对IC卡身份证产业链进行分析，分析可能受益的公司及受益程度。
IC卡身份证相关产业链构成
IC卡身份证相关的产业链主要由芯片的设计，芯片的制造，芯片的测试，模块的封装，卡基的生产，卡片的封装，卡片的印刷，COS(Chip Operating System，芯片操作系统)的开发，生产设备的制造，读卡机具的生产，应用软件的开发，以及到相关的废料回收等环节构成。如果按产品划分的话，可以将这条产业链分为IC卡身份证(即身份证本身)和相关周边设备两部分。
第一部分，IC卡身份证。
IC卡身份证的主要生产步骤(即卡的产业链)是：芯片设计、芯片制造、芯片测试、模块封装、卡基生产及卡片封装(卡片制造)、卡片的个人化。根据媒体的报道，IC卡身份证的成本价将为人民币20元，而预计到2008年以前将有8亿公民更换第二代IC卡身份证。因此，可以认为上述IC卡身份证的产业链组成了这人民币160亿元的产值。分清IC卡身份证产业链中各环节所占的比重及其附加值有助于我们了解涉足这条产业链的相关公司未来可能的收益情况。由于相关的资料比较缺乏，而且其中可能涉及不少政府定价，因此，我们无法得到十分肯定且市场化的一些数据，只能通过记者的采访和其他同类产品的参照数据来推测。本文第三部分“IC卡身份证产值构成”将对此重点探讨。
第二部分，相关周边设备。
IC卡身份证相关周边设备将主要由具有电脑接口的IC身份证读／写卡器、便携式(手持)身份证读／写卡器及公安机关、其他机关现有的计算机、网络、芯片操作系统等构成，这些设备可以组成IC卡身份证管理系统。我们认为相关周边设备未来发展空间很大，甚至其产值可能远远超过IC卡身份证本身。而且这块业务往往利润惊人，又很容易产生短期效益。类似的案例包括，上市公司航天信息(600271)开发的“防伪税控系统”使其一度成为沪深两市第一高价股，又例如，上海华虹生产的上海公交卡读卡器，售价1000元左右，而实际成本仅为150元。不过，相关周边设备产业应该是一个低技术壁垒、高政策壁垒的产业。很难简单地分析出哪些公司能从中受益，因此，本文将不对这部分内容深入探讨。
IC卡身份证的产值构成
单张IC卡身份证的成本构成：前面已经提到IC卡身份证的单张成本为20元，据《新财经》记者提供的信息，其中10元是卡的成本，即没有任何信息的“空卡”的价格。而另外的10元则用于“卡的个人化”，即发行者通过读写设备对IC卡身份证进行个人化处理，在卡面上印刷上个人信息，使之成为能惟一表示用户信息的身份证。这其中可能包含组织拍照、资料录入、卡面信息印刷等费用。
10元空卡的成本构成及涉及公司：我们选取了上海公交“一卡通”作为IC卡身份证的参照。同为非接触式IC卡的上海公交“一卡通”由上海华虹集成电路有限责任公司出品，其空卡的出厂价为4元。据华虹公司内部工作人员透露，这4元的构成是：IC卡芯片2元、模块封装1元、卡片制造1元。由于公交“一卡通”属于存储卡，而IC卡身份证为CPU卡，其芯片功能较上海公交“一卡通”强大L午多，因此，我们猜测10元的成本中IC卡芯片及模块封装方面的比重增加较多。我们推测芯片的价格为7元，模块封装的加工费为1～2元，卡片制造的加工费1～2元。
IC卡身份证芯片生产流程
芯片是IC卡身份证的核心部分，也是IC卡身份证产业链的最上层。其生产流程如图表所示。
芯片设计公司的角色
在这个生产流程中，芯片设计公司是最重要的环节，它的身分有点类似于“承包商”。芯片设计公司对其客户(公安部)负责，而其他自行完成和委外加工的生产流程则构成芯片设计公司的生产成本。芯片设计公司生产成本及毛利率的推测。
据国内惟一的纯芯片设计公司士兰微的《招股说明书》披露，芯片制造成本和封装费构成士兰微生产成本的90％左右，因此，IC卡芯片的制造成本和封装费可能构成IC卡芯片的主要成本。据有关资料显示，第二代身份证的IC卡芯片将采用0．35微米线程的工艺，在8英寸直径的晶圆上估计可以切割出大约10000个这样的芯片(Chip)。目前，华虹0．35微米8英寸单片代工报价大约为1000美元左右，平摊到单个芯片上，芯片制造的成本为人民币1元左右。而前面我们已经推测IC卡微模块封装的加工费是1-2元，因此，我们认为芯片设计公司IC卡身份证芯片的生产成本不会高于人民币4元。
扣除卡片制造费1～2元，IC卡身份证芯片模块的销售价格应在8～9元之间，则芯片设计公司获得的毛利率应在50％以上。台湾省一些芯片设计公司的年报，毛利率一般在30～60％之间，因此，可以认为50％的毛利率是正常的。由于销售成本理应较低，我们推测在大量供货后，芯片设计公司可望获得30％左右的利润率。
芯片设计公司及未来市场容量
参见图“IC卡身份证产业链及涉及公司”，芯片设计公司指定为同方微电子、大唐微电子、华虹集成电路设计公司、中电华大，其中前两者为上市公司清华同方和大唐电信的子公司。据悉，首先通过公安部认证的是同方微电子的IC卡身份证芯片和模块，最早一批发放的第二代身份证芯片将由同方微电子供货。
如果按照公安部的进度，在2008年前完成8亿张第二代身份证的发放，则在未来五年内，芯片设计公司的市场容量为：每张8～9元×8亿＝64～72亿元，平均每年12．8～14．4亿元，实际高峰年应为2006、2007和2008年。如果四家芯片设计公司平分市场份额，则每家每年的销售收入平均为3．2～3．8亿元。
卡片制造附加值低
卡片的制造就是将IC卡微模块嵌入卡片中，并完成卡片表面的印刷工作。由于单张卡的加工费可能仅在1～2元之间，因此，平分到天津磁卡、珠海东信和平、山东华冠、海南太平洋、航天金卡、上海中卡等六家公司上，给每家公司带来的销售收入不会很大。
IC卡身份证带来的投资机会
