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集成电路可靠性设计范文1
关键词：超大规模集成电路；系统级；寄存器传输级；逻辑级；晶体管级；可靠性评估
中图分类号：TP311文献标识码：A文章编号：1009-3044(2012)01-0204-03
An Overview of the Reliability Evaluation of Very Large Scale Integrated Circuits
ZHU Xu-guang
(Department of Computer Science and Technology, Tongji University, Shanghai 201804, China)
Abstract: To meet the high performance requirements of SoC (System on Chips), the density and complexity of VLSI is increasing contin? ually, and these have negative impacts on circuit reliability. Hence, accurate reliability estimation of VLSI has become an important issue. This paper has introduced the problems and the existing reliability techniques of reliability estimation based on the early achievements. Fi? nally, this paper described the further work, the deficiency and difficulties of the current work combined with the author’s working.
Key words: VLSI; system level; register transfer level; logic level; transistor level; reliability evaluation
超大规模集成(very large-scale integrated, VLSI)电路及其相关技术是现代电子信息技术迅速发展的关键因素和核心技术，对国防建设、国民经济和科学技术的发展起着巨大的推动作用。人们对信息技术产品(主要指数字计算系统)的依赖程度越来越大，这直接牵涉到人们的生活质量，甚至关系到人类生命、财产的安全问题。因此，当前人们在应用这些产品的同时，必然会提出更高的要求，即除了传统意义上的要求和标准以外，还提出了更重要的评价体系---系统所提供服务的“可靠性”标准问题[1]。
目前，军事电子、航空航天、工业、交通、通讯，乃至普通人的个人生活都对VLSI电路和系统提出了越来越高的可靠性要求，而同时随着集成电路技术的发展，尤其是深亚微米、纳米工艺的应用、电路规模不断扩大，特征尺寸不断缩小，电路密度不断提高，给芯片的可靠性带来了严峻的挑战。因此，对VLSI电路的高可靠性研究变得越来越重要。可靠性技术研究一般包括可靠性设计与模拟、可靠性试验与评估、工艺过程质量控制、失效机理与模型研究，以及失效分析技术等五个主要的技术方向。
传统上对VLSI电路可靠性的研究主要是针对制造过程的，内容包括成品率计算模型、缺陷分布模型、软(硬)故障影响的可靠性模型、电路的串扰与延迟、电路可靠性与成品率的关系等。在集成电路制造过程中，由于各种工艺扰动会不可避免地在硅片上引入缺陷，从而引起集成电路结构的局部畸变。这些局部畸变可能改变电路的拓扑结构，导致集成电路成品率下降。因此，缺陷的几何模型、粒径分布是影响成品率的重要因素之一。另外，在深亚微米和纳米工艺下，软故障的干扰越来越严重，相关的研究包括软故障影响下导线可靠性模型、故障关键面积计算等。已有的研究表明可靠性和成品率存在正相关关系，其正相关性需要考虑线宽、线间距等版图的几何信息和与工艺相关的缺陷粒径分布等参数。面向制造过程的可靠性研究准确性好但存在较大的计算开销。
于是在制造出集成电路产品后，通过筛选和可靠性试验估计其可靠性，并采用加速寿命试验确定产品的平均寿命。如果发现可靠性不满足要求，就要从设计和工艺角度进行分析，并加以改进。长期以来，评价器件质量和可靠性的方法分为三类[2]：（1）批接收抽样检验，检验该批产品是否满足产品规范要求；（2）可靠性寿命试验，评价产品的可靠性水平；（3）从现场收集并积累使用寿命数据，评价相应产品的使用质量和可靠性。
近年来，VLSI电路集成度不断提高，同时可靠性水平也迅速提高，传统的评价方法暴露出了各种各样的问题，如批接收抽样检验方法因分辩能力有限而不能有效区分高水平产品质量之间的区别；可靠性寿命试验方法因要求的样本数太多而导致成本上升；基于现场数据收集的方法因存在“滞后性”而不能及时对产品质量进行评价等，这就促使人们开始研究新的评估技术。
当前对可靠性研究主要的数学模型有[3]：可靠性框图模型、故障树模型、马尔科夫模型、Petri网模型、状态空间分解模型及概率模型等。
虽然这些模型较好的解决了一系列的问题，但是在对VLSI电路进行分析时，由于没有涉及到电路的具体逻辑结构，也就是说只是粗略的分析了一下电路的可靠性，这是不够准确的，当然也是具有现实参考价值的。
在下一步工作中，作者将深入到电路的具体逻辑层和现实的环境当中，对其进行更加深入和具体的研究，以便给出更加准确和 更有价值的计算值。
1不同层面可靠性评估
对数字VLSI电路进行模型化或设计描述,按照抽象级别由高到低大致可以分为行为级、寄存器传输级、逻辑级、电路级、晶体管级。目前，可靠性评估方法的研究主要集中在电路逻辑级以上，通过故障注入或模拟的方法分析信号可靠性。
一般而言，电路可靠性分析基于抽象级别越高，时间开销越少，能用于大规模电路或者处理器系统的评估，但是由于远离物理实现，准确性低。反之，分析的抽象级别越低，必然考虑低层实现中的缺陷分布，环境因素等参数，越接近芯片制造的真实过程，所以更加准确，但是存在一个普遍问题是耗时大，无法用于复杂电路。
1.1行为级可靠性评估
在高层测试可以及早地发现设计错误，便于及时修改，减少设计成本，缩短研发时间。当前集成电路高层测试所面临的最大困难是：缺少能准确描述高层故障实际类型的故障模型，并且模型的评估方式也较单一。
目前，国内外学者对高层故障模型的研究已做了许多有益的工作，如：模仿软件测试的覆盖方法(包括状态覆盖、语句覆盖、分枝覆盖等)、基于电路结构提出的故障模型等。这些故障模型在处理某类电路时都表现出了一定的优势，但是并非对所有类型电路都有效。这也表明，当前高层故障模型依然不够成熟；高层故障模型与门级网表中的SA(固定型故障模型)故障之间的关系依然不清晰；模型的评估也有待于改进。现存的故障模型中，比较成功的有：传输故障模型[4]，变量固定型模型[5]。对模型的评估，常用的方法是覆盖率评估，一般分为两步，如图1所示：(1)依提出的故障模型作测试生成，得到测试向量；(2)将测试向量在门级网表作模拟，计算其对SA故障的覆盖率。另外还有一些是考虑电路的可观测性的测试生成与评估方法[6]。总之，这些评估方法，都是基于对SA故障覆盖率的计算。
图1两个高层故障模型评估
1.2逻辑级可靠性评估
正如上文所述，评估方法所对应的电路抽象级别越高，其准确性则越低。而同一抽象层次上不同类型的方法相比，解析方法最为省时。逻辑级的解析模型方法相对准确，且易于理解和操作。
由于逻辑电路对差错具有一定的屏蔽作用，作为瞬时故障的软差错并非一定会导致电路锁存错误内容或者输出错误结果，因此，建立概率模型来评估逻辑级电路可靠性是合理的。
逻辑级概率模型通过计算发生在电路逻辑门或线节点差错传播到原始输出的概率来衡量其失效率，考虑了电路的拓扑结构和传播路径信息，并与组成电路的各个门类型和连接方式有关，如图2所示，目前典型的方法包括：计算单个输出节点软差错率的TP方法[7]，通过计算差错传播率表征电路软差错率的EPP方法[8]，以及通过概率转移矩阵模型评测整个电路可靠度的PTM方法[9]。其中，TP方法和EPP方法只计算部分电路的失效率，而PTM可以度量整个电路的可靠性。但是，未经优化的TP、PTM算法的计算时空开销较大，只能适用于小规模电路。基于PTM方法具有良好的完备性，并且模型简单而准确，为解决其因时空复杂度大而不能直接用于大规模电路的问题，文献[2]对PTM方法进行了深入的研究，并提出了合理的改进方法。
1.3晶体管级可靠性评估
超深亚微米下的CMOS电路可靠性是由MOSFET的微观失效机制来决定的,对CMOS电路可靠性的评估和改善应该在失效模式分析和对基本物理失效机制正确理解的基础上进行。因此在对电路可靠性进行评估时，需要进行下面四方面的工作：
1)对MOSFET栅氧层退化机制进行建模。MOSFET中热载流子注入效应、负偏置温度不稳定性、栅氧可靠性的经时击穿效应这三种失效机制是影响到超大规模CMOS电路长期工作可靠性的最主要因素。它们都是由氧化层陷阱电荷作用或界面态积累作用而导致了栅氧层作用的退化而造成器件特性的退化。
2）对产生局部氧化层损伤的MOSFET器件行为进行建模。MOSFET中的HCI和NBTI效应都会对器件的主要I-V特性参数产和程度不同的影响。
3）在电路长时工作条件下，对器件栅氧层退化进行仿真。正常的电路中器件一般都是处在AC应力条件下，要对电路的可靠性进行准确的评价，必须先要能够对AC应力下MOSFET长时间工作后的器件性能进行评价。
4）评价处于失效应力作用下的整体电路的性能。
电路可靠性研究的一个重要部分集中在器件级设计[10]，其包括：对失效机制更好的理解和建模；圆片级测试结构的革新以改善可靠性控制；阻止器件退化的结构的研究。其中，器件退化对电路性能的影响受到了更多的关注。在设计阶段预测电路可靠性的方法有着非常大的价值。随着可靠性仿真技术的逐渐成熟，芯片的可靠性设计概念被提上了日程。对最终的电路可靠性评价在IC设计阶段完成，大大降低了芯片设计风险。图3为晶体管级电路的结构。
图3晶体管级电路结构图
从以上可知，可以从不同层面来对VLSI电路进行可靠性评估，不同层面的可靠性评估有其不同的优势与不足。较低层次的可靠性分析通常比较准确，但是其功耗和时间开销大，只能对中小型电路进行分析。高层次的可靠性分析由于远离物理实现，准确性低，但是可处理性好。根据作者的研究认为，兼顾准确性和可处理性是对可靠性研究的突破点，这就要将电路的不同层次间相互映射，以尽可能贴近电路的真实行为。从而在电路的设计阶段就能够比较准确地估计其可靠性，尽早调整改进，避免出现因结构设计上的不足而导致的芯片缺陷，从而提高芯片的可靠性和成品率，缩短芯片的设计和生产周期。
2结论
由IBM、Sony、Motorola等多家知名半导体公司最新研究进展表明，可靠性问题始终伴随着半导体器件与大规模集成电路的发展和应用，随着集成电路技术的发展，VLSI电路的可靠性问题变得越来越突出。加强对半导体器件与集成电路的可靠性分析、模拟、评估和改进已经成为超大规模集成电路发展中的重要课题。目前VLSI电路的可靠性研究得到广泛的关注，对越来越多的失效模式和机理进行了研究，并且从理论和实践上不断提出了改进方法，这些研究成果为可靠性增长提供了评价标准与依据。
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集成电路可靠性设计范文2
【关键词】电子产品；电子系统；电源开关；可靠性；设计原则；研究
0.前言
现代科学技术水平不断提升，电子产品的换新换代也十分迅速，人们生活水平的提高，各个企业的竞争压力不断加剧，对于各类电子产品的质量、可靠性等均有了较高的要求。电源开关是电子系统中极为重要的构成部分，且运行时间长，其可靠性直接关系到电子产品的质量。一般国际认为可靠性是在一定的环境条件中，及规定的时间内，完成相应功能的能力，该内容适应性较为广阔，包括系统、设备、单元。其中故障的出现具有较大的随机性，而需要在设计的过程中即考虑到其可靠性的因素，对其的研究是十分有必要的。
1.合理选择电路拓扑
开关电源的拓扑形势较为丰富，一般常见的类型包括单端反激式、正激式、双单端正激式、双管正激式、双正激式、半桥式、推挽式、全桥式等。其选择推挽式或者全桥拓扑时，可能会产生单向偏磁饱和的现象，损害到开关管，而半桥电路能够自动抗不平衡，因此不会出现开关管损坏的情况。双单端正激式、中单端正激式、单端反激式、推挽式的开关管的承压能力是输入电压的两倍，在使用过程中如果是以60%降额使用，开关管的选型存在一定的困难。双管正激式、半桥电路开关管的承压能力有限，一般是电源的最大输入电压，按照60%降额使用，开关管的选用范围较为广阔。如果是进行高可靠性工程中，应选择双管正激式和半桥电路开关管，质量较为良好[1]。
2.校正功率因数
开关电源在运行过程中会产生谐波，对电网造成一定的污染，其周围的设备也会受到较大的影响，甚至损害到设备，影响其正常使用，或者在使用三相四线制的过程中，电流较大，容易出现事故，需要选择功率因素校正能力的开关电源，保障其运行的安全性。
3.合理的供电方式
根据供电形式的不同，可以将供电方式分为两个不同的类型，即集中式供电系统和分布式供电系统，二者的性质、特点、适应情况等均有较大的差异。其中分布式供电系统供电单元与负载的距离较近，优化了动态响应特性，且供电较为稳定，在传输过程中电能的损耗较少，效率良好，可靠性较高，也具有扩展功率的特点，因此一般电子系统会才采用分布式供电系统，设备的可靠性要求高也能够达到标准[2]。
4.控制策略的制定
针对不用的情况 ，需要合理选择电源开关的控制措施，才能到达良好的可靠性效果。如果电源的功率较小，一般情况下会采用电流型PWM控制，相较电压型控制，其能够逐周期对电流实施有效的限制，控制速度更快，且不会出现过流损坏开关管的问题，降低过载，防止出现短路的问题，且环路稳定，容易补偿，纹波也较小，并电网电压调整率良好，瞬态响应效率高。实践证明，电流控制的50W开关电源，其输出纹波约为25mV，电压控制性开关电源比电压控制型开关电源性能更加优越。由于开关损耗的影响，硬开关技术开关频率一般不会超过350kHz，软开关技术则是以谐振为基本原理，大幅度减少了开关的损耗，并能够提高开关频率，并达到兆赫级水平。运用了软开关技术的变换器，其具有较多的优点，包括开关损耗低、恒频控制、储能元件尺寸良好的适应性、控制范围较为广阔、负载的范围较大等，但是其有存在一定的局限性，即其无法应用于中小功率电源中，中小电源一般采用PWM技术，只能应用于功率较大的电源中[3]。
5.元器件的选用
元器件的各项质量、性能等对于开关电源的可靠性有着直接的决定作用，在选择时需要严格遵循一定的原则，才能够在保障开关电源的质量，具体原则有以下几点：①严格做好质量控制元器件的质量因素引起的开关电源的失效与工作应力没有直接的关系，因此需要选择质量良好的元器件，元器件在使用前需要进行严格的检验，将质量不达标的排除掉；②按照规范严格筛选元器件 相较锗半导体器件，硅半导体器件性能更加良好，因此应选择硅半导体器件。尽量选择集成电路，减少分立器件的数量，电路更加简单，也能够降低故障风险。开关管应选择金氧半场效晶体管，其驱动电路更加简单，损耗也更少。输出整流管应使用二极管，其软恢复性较为良好。金属封装、陶瓷封装、玻璃封装的器件相较塑料封装的器件质量更加良好，因此需要避免使用塑料封装的器件。一般情况不使用继电器，如果条件限制，需要使用继电器，应选择接触良好的密封继电器。一般不使用电位器，如果需要保留电位器，需要对其实施同封处理。由于有高频电流通过，容易升温，需要吸收电容器与开关管和输出整流管的距离不宜过大，且该类电容器需要属于高频，且损耗少，并能够耐高温。③应用环境因素 由于铝电解电容在特殊的情况下，其外壳会被腐蚀，容量不稳定、漏电流增加等问题，包括潮湿的环境、盐雾环境等，因此如果是处于舰船中，或者环境较为潮湿的情况下，尽量避免使用铝电解电容。在航天电子设备的电源中，在空间粒子的轰击下，电解质会被分解，因此也不适合于铝电解电容的使用[4]。
6.设置保护电路
电子系统的开关电源需要在较为复杂的条件下稳定的运行与工作，并出现荷载电压过大、过低、短路故障、高温、浪涌冲击等情况，因此需要设置不同的保护电路，使之能够适应不同的运行环境，能在各种恶劣环境下可靠地工作，提升器运行的稳定性。
7.开关电源的损耗
元器件在工作过程中会出现损耗，运行了较长时间后，损耗较为严重会造成元器件的失效，该现象属于自然损耗老化，工作应力对其没有影响。铝电解电容持续长时间处于高频条件下运行，会使得电解液逐渐损失，容量也会随之下降，如果电解液的损失量达到40%，容量则会减少20%；如果电解液的损耗量达到90%，容量则会减少40%，在该情况下，电容器芯子已处于干涸状态，失去了使用功能[5]。
8.总结
电源开关作为电子系统中极为重要的构件，其需要长时间的连续运行，且面临着较为复杂的运行环境。电源开关的特殊性，其无法进行相应的检修，而仅仅只能日常维护，因此其也较为容易出现各种故障，直接影响到电子产品的正常使用，需要进行可靠性设计。本文仅从一般的角度分析了电源开关的可靠性设计，在实践的设计活动中还需要设计人员结合实际的要求，不断的提升设计水平，保障电源开关的可靠性，提升电子产品的质量，给企业带来良好的经济效益及社会效益。[科]
【参考文献】
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集成电路可靠性设计范文3
【关键词】RS-485；可靠性；低功耗
1.引言
RS-485网络已经广泛的用于工业控制，仪器仪表，机电一体化产品[1]以及发射控制系统等武器装备领域。RS-485网络采用平衡驱动及差分接收方式来驱动总线，实现网络的物理层连接。具有抗干扰能力强、结构简单、价格低廉、通讯距离远等优点[2]。
但RS-485网络如果在抗干扰、自适应、功耗设计等方面处理不当，常会导致系统功耗增加甚至系统瘫痪等故障。如何提高可靠性并降低功耗越来越得到人们的关注。本文从提高发射控制系统RS-485网络可靠性和降低功耗两个方面进行分析，并提出了相应的合理解决办法。
2.RS-485网络可靠性设计
2.1 传输线阻抗匹配
在RS-485网络通信过程中，阻抗不连续和阻抗不匹配都可能会导致信号反射，反射的信号会触发接收器输入端的比较器，使接收器产生错误的信号，降低通信可靠性。
2.2 失效保护
RS-485接口采用差分方式传输信号[3]，RS-485标准规定接收器的输入门限为±200mV，即差分输入端A电平比B电平高+200mV，输出为逻辑“1”，反之，则输出为逻辑“0”，这样能够提供比较高的噪声抑制能力。在总线空闲、开路或短路的情况下，会将总线置于第三态，使得A和B之间的电压差在-200mV～+200mV之间甚至趋近于0V，导致接收器输出状态不确定，既可能输出逻辑“1”，也可能输出逻辑“0”。为了避免上述情况，必须采取一定措施提供网络失效保护功能。
增加失效保护电阻仅对总线开路时有效，并不能解决总线短路时可能出现的问题。在实际应用中采用包含内置失效保护电路的低功耗收发器，如MAXIM公司的MAX3080、MAX3471系列产品可以同时解决总线开路和短路时的失效保护问题，而且省去了外部失效保护电阻，也有利于降低系统功耗。
2.3 瞬态保护和抗静电冲击
发射控制系统的RS-485网络周边环境中还存在着许多高频瞬态干扰。一般在切换大功率感性负载如电机、变压器、继电器等或闪电过程中都会产生幅度很高的瞬态干扰，如果不加以适当防护就会损坏RS-485通信接口。对于这种瞬态干扰可以采用隔离或旁路的方法加以防护。
（1）隔离保护方法。这种方案实际上将瞬态高压转移到隔离接口中的电隔离层上，由于隔离层的高绝缘电阻，不会产生损害性的浪涌电流，起到保护接口的作用。实现隔离保护通常有两种方式：一是采用高频变压器、带隔离的DC-DC、光耦等元件实现接口的电气隔离以达到保护接口的目的；二是使用片内已集成了光耦的二次集成芯片如MAX1480等。
（2）旁路保护方法。这种方案利用瞬态抑制元件（如TVS、MOV、气体放电管等）将危害性的瞬态能量旁路到大地，优点是成本较低，缺点是保护能力有限，只能保护一定能量以内的瞬态干扰，持续时间不能很长。而且需要有一条良好的连接大地的通道，实现起来比较困难。实际应用中是将上述两种方案结合起来灵活加以运用。
另一个需要考虑的问题就是抗静电放电（ESD）冲击。由于人体在接触集成电路引脚时产生的静电放电可能高达几十千伏，会使工作中的器件产生闭锁而不能运行甚至损坏器件[4]。所以在实际应用中，要尽量选用带静电放电保护的器件，如MAX1487E、MAX487E等，可以有效保护器件在安装和使用过程中可能受到的静电放电冲击。
3.RS-485网络低功耗设计
3.1 选用低功耗CMOS驱动器
由于数据发送期间会大幅增加收发器的功耗，因此应尽量使收发器处于接收状态，以降低功率消耗。当收发器处于空闲时，采用驱动器关闭功能，可以使功率消耗最低。
3.2 通过软件实现短报文发送
数据发送期间收发器的功耗会大幅增加，通过软件实现短报文发送数据，尽量使收发器长时间处于接收状态，使发送占空比最短，可以有效降低系统功耗。
报文长度越长，占用总线时间越长，同时消耗功率越高。以MAX1483为例，如果以200kbit/s速率来传送数据时，不同报文长度、不同发送频率下，器件消耗的电流差异明显。表2给出了不同报文长度、不同发送频率与电流消耗之间的关系。
当报文长度越短、发送频率越低，器件消耗的电流越小；而报文长度越长、发送频率越高，器件消耗的电流越大。
3.3 取消终端匹配电阻
终端匹配电阻可以消除因阻抗不匹配而产生的干扰，不过其代价是增加功耗。在短距离、低速率数据传输时，为降低功耗，可以采取不加终端匹配电阻的方法。如果信号的上升时间至少比信号在电缆通道单方向传输延迟时间长4倍，可以保证数据信号到达接收器之前反射信号消失，则可以采用不加终端电阻的方法。
4.结论
RS-485网络具有抗干扰能力强、支持多节点通讯、传输距离长、结构简单等诸多优良的特性。在发射控制系统的RS-485网络设计上充分利用上述方法，并在硬件、软件设计上进行分析、计算和优化，则可以为RS-485网络提供周全的保护措施，并进一步提升系统整体性能，建立一个可靠性高、功耗低的发射控制系统RS-485网络。
参考文献
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集成电路可靠性设计范文4
[关键词]Plc设备 可靠性设计
[中图分类号]TP273[文献标识码]A[文章编号]1007-9416(2010)03-0020-01
目前采用PLC集中自动控制,应用PLC可使机电设备的生产效率大幅提高,同时也可为机电设备的故障诊断带来极大的方便,PLC应用的深度和广度已成为一个国家工业先进水平的重要标志。
90年代,随着工控编程语言IEC61131-3的正式颁布,PLC开始了它的第三个发展时期,在技术上取得新的突破。PLC在系统结构上,从传统的单机向多CPU和分布式及远程控制系统发展;在编程语言上,图形化和文本化语言的多样性,创造了更具表达控制要求、通信能力和文字处理的编程环境;从应用角度看,除了继续发展机械加工自动生产线的控制系统外,更发展了以PLC为基础的DCS系统、监控和数据采集系统(SCADA)、柔性制造系统(FMS)、安全连锁保护系统(ESD)等,全方位地提高了PLC的应用范围和水平。
1 PLC具体应用
1.1 PLC系统设备选型
可编程逻辑控制器(PLC)多数是工作在复杂恶劣的环境中,这不仅对PLC本身,而且对现场检测机构、供电设备等设备的可靠性也提出严格的要求。在选择控制设备时要注意以下几点:要选择技术指标先进、质量优、环境适应性强和抗干扰能力强、可靠性好的机型,以保证PLC能在强干扰恶劣环境中长期可靠地运行;根据实际要求选择具有完善的输入、输出功能的模块,以使系统能灵活处理模拟量、数字量和开关量;具有完善的软件系统,以 实现过程检测、执行、控制、报警以及图形画面显示打印等功能。
国内开始研制PLC产品是上世纪70年代中期,当时上海、北京、西安、广州和长春等地的不少 科研单位、大专院校和工厂,总计20多家单位都在研制和生产PLC(绝大多数都是小型PLC)。特别值得一提的是国家科委和原机械工业部在仪器仪表重点课 题攻关专项中组织了“六五”、“七五”、“八五”的可编程序控制器子项攻关,由部属北京机械工业自动化研究所负责,先后研制开发了MPC-10、MPC- 20、MPC-85型PLC。这几种型号的PLCI/O点数为256～512,并可扩展到1024点,开创了国内研制大型PLC的先河,先后在注塑机、恒 温室、锅炉控制、汽车压力机生产线上获得了应用。
1.2 I/O端的可靠性设计
可编程逻辑控制器(PLC)内部用光电耦合器、输出模块中的小型继电器和光电可控硅等器件来实现对外部开关量信号的隔离,PLC的模拟量I/O模块一般也采取了光电耦合的隔离措施。这些器件除了能减少或消除外部干扰对系统的影响外,还可以保护CPU模块,使之免受从外部窜入PLC的高电压的危害,因此一般没有必要在PLC外部再设置干扰隔离器件。如果PLC输入端的光电耦合器不能有效地抵抗干扰,可以用小型继电器来隔离易受干扰的用长线引入PLC输入端的开关量信号。光电耦合器中发光二极管的工作电流仅数毫安,而小型继电器的线圈吸合电流为数十毫安,强电干扰信号通过电磁感应产生的能量一般不可能使隔离用的继电器吸合。
继电器输出模块的触点工作电压范围宽,导通压降小,与晶体管型和双向可控硅型模块相比,承受瞬时过电压和过电流的能力较强,但是动作速度较慢。系统输出量变化不是很频繁时,一般选用继电器型输出模块。PLC输出模块内的小型继电器的触点很小,断弧能力很差。断开直流电路要求较大的继电器触点,接通同一直流电路可用较小的触点,选择外接的继电器时,应仔细分析是否用PLC来控制接通或断开外部回路。
当输入端或输出端接有感性元件时,为提高系统工作的可靠性,使干扰降到最低,可在两端并联续留二极管(DC电路)或阻容电路(AC电路),以抑制电路断开时产生的电弧对PLC的影响。当接近开关、光电开关这一类两线式传感器的漏电流较大时,可能会出现错误的输入信号,可以在输入端并联旁路电容,以减少输入阻抗。
2 PLC的特点
2.1 配套齐全,功能完善,适用性强
PLC发展到今天,可以用于各种规模的工业控制场合。除了逻辑处理功能以外,现代 PLC多具有完善的数据运算能力,可用于各种数字控制领域。近年来PLC的功能单元大量涌现,使PLC渗透到了位置控制、温度控制,CNC等各种工业控制 中。加上PLC通信能力的增强及人机界面技术的发展,使用PLC组成各种控制系统变得非常容易。
2.2 可靠性高,抗干扰能力强
高可靠性 是电气控制设备的关键性能。PLC 由于采用现代大规模集成电路技术,采用优质的电子元件与合理的系统结构设计,内部电路采取光电隔离、数字滤波、故障诊断等硬件措施,具有很高的可靠性。一 些使用冗余CPU的PLC的平均无故障工作时间很长。从PLC的机外电路来说,使用PLC构成控制系统,和同等规模的继电接触器系统相比,电气接线及开关 接点已减少到数百甚至数千分之一,故障也就大大降低。此外,PLC带有硬件故障自我检测功能,出现故障时可及时发出警报信息。在应用软件中,应用者还可以 编入器件的故障自诊断程序,使系统中除PLC以外的电路及设备也获得故障自诊断保护,使得整个系统具有极高的可靠性。
3 如何判断模拟量信号的故障
PLC诊断模拟量故障的过程,实质就是将在相应A/D通道读到的检测信号的模拟量的实际值与系统允许的极限值相比较的过程。如果比较的结果是实际值远离极限值,则表明机电设备对应的受监控部位处于正常状态,如果实际值接近或达到极限值,则为不正常状态。判断故障发生与否的极限值根据实际系统相应的参数变化范围确定,利用PLC的模拟量设定开关可精确设置该极限值。
当模拟量的实际值达到模拟量设定开关的设定值,PLC还能按照一定的逻辑关系启动开关量模块上的输出位,或者从PLC的通讯口主动发起通讯,从而输出故障诊断的结果,并据此实现对机电设备的控制。
集成电路可靠性设计范文5
单片机系统的可靠性是由多种因素决定的，其中系统抗干扰性能是可靠性的重要指标之一。抗干扰就是针对干扰产生的性质、传播途径、侵入的位置和侵入的形式，采取相应的方法消除干扰源，抑制干扰传播途径，减弱电路或元件对噪声干扰的敏感性，使单片机系统能在线正常、稳定地运行。
一、单片机应用系统的主要干扰渠道分析
所谓干扰就是叠加在有用信号上的不需要的信号，是影响路正常工作的另一种噪声。干扰以某种电信号的形式，通过一的渠道，混入有用信号中侵入单片机系统，造成系统工作不稳定。在各种实际环境中，干扰总是存在的，这些干扰降低了电子系统准确性甚至破坏其可靠性。
1.外部环境所产生的干扰
(1)单片机控制系统是为工业控制而设计制造的，经常工作于工业生产现场。在实际的生产现场，存在着大量的电磁干扰信号，对单片机控制系统的正常工作造成极大的危害，甚至有可能带来系统误操作甚至失控的危险。
(2)测控通道引入的干扰。通过与系统连接的测控通道及与其他主机连接的相互通道引入的干扰信号也会对系统的正常工作造成有害影响。
2.干扰对单片机应用系统的作用部位
(1)输入系统。它将使模拟信号失真、数字信号出错，单片机据这种输入信息作出的反应必然是错误的。
(2)输出系统。将使各输出信号混乱，不能正常反映系统的真实输出量，从而导致一系列严重后果。
(3)CPU系统。CPU得到错误的数据信息，使运算操作数据失真导致结果出错，并将这个错误一直传递下去，形成一系列错误。
二、应用系统硬件的抗干扰措施
单片机应用系统的硬件电路是由如下几个部分构成的：信号检测部分；信号处理及控制部分；控制信号驱动部分；系统交互部分；显示部分。由此可见一个单片机应用系统的成分是相当复杂的，从各种类型的传感器到名目繁多的各种继电器接触器、电磁阀，从类型繁多的集成电路到各种各样的耦合器件、执行部件、显示器件等。抗干扰主要有以下措施：
1.抑制电源干扰采取交流稳压器保证供电的稳定性，防止电源的过压和欠压。使用隔离变压器滤掉高频噪声，低通滤波器滤掉工频干扰。用开关电源并提供足够的功率余量，主机部分使用单独的稳压电路。
2.过压保护电路。在输入输出通道上应采用过压保护电路，以防引入高电压，伤害微机系统。过压保护电路由限流电阻和稳压管组成，限流电阻选择要适宜，太大会引起信号衰减，太小起不到保护稳压管的作用。稳压管稳压值的选择以略高于最高传送信号电压为宜，太低将对有效信号起限幅效果，使信号失真。
3.采用差动放大输入、输出信号。干扰信号多数是共模信号，为了抑制干扰，可利用差动放大器，双端输出信号。接收时，利用差动放大电路将信号转为单端信号。这种方法对远距离信号输送的抗干扰很有效。
4.减少系统连接中各工作部件之间的干扰。利用双绞线来解决单片机控制系统中信号的长线传输问题。双绞线抗干扰能力强，实践证明，双绞线能使各个小环路的电磁感应干扰相互抵消；由于其分布电容为几十皮法，距离信号源近，可以起到积分作用，对电磁场有一定抑制效果。必要时输入、输出供电分别采用NB、NB模块隔离，以避免各个部分相互干扰。
5.配置去藕电容。数字电路信号电平转换过程中产生很大的冲击电流，并在传输线和供用电源内阻上产生较大的压降，形成严重的干扰。为了抑制这种干扰，在电路中可适当配置去耦电容，即去耦电路。其作用一方面提供和吸收集成电路开门瞬间的充放电能量，另一方面滤掉集成电路的高频噪声。主要在集成电路的电源端与地线端加接电容，电路布线的时候去耦电容尽量靠近集成电路的电源输入端，对于微机控制系统，去耦电容值一般取0.01～0.1μF，且一般应选用高频特性好的独石电容或瓷片电容作去耦电容。
三、软件的抗干扰措施
1.数据采集误差的软件抗干扰的措施
由于数据采集时干抗性质、后果的不同，采用的方法也不尽一致。在最常用的实时数据采集系统中，为了消除传感器通道中的干扰信号，我们最常用数字滤波方，可滤掉大部分由输入信号干扰而引起的输出控制错误。最常用的方法有算术平均值法、比较舍取法、中值法、一阶递推数字滤波法等。
（1）算术平均值法。算术平均值滤波法就是对一点的数据连续采样多次，计算其平均值，以平均值作为该点的采样结果。对一般流量测量，可取N=8-10；对压力等测量可取N=3-4。
（2）比较取舍法。比较取舍法是对每个采样点连续采样几次，根据所采数据的变化规律，确定取舍办法。当控制系统测量的个别数据存在偏差时，为了剔除个别错误数据，可采用比较舍取法。
（3）中值法。对采样点连续采集多个信号取中值作为采样结果。
具体选取何种方法，必须根据信号的变化规律选择。对开关量采用多次采集的办法来消除开关的抖动。
2.程序失常时软件抗干扰的对策
（1）软件冗余。CPU取指令过程是先取操作码，再取操作数。当单片机受干扰出现错误时，程序便脱离正常轨道“乱飞”。当乱飞到某双字节指令，若取指令时刻落在操作数上，误将操作数当作操作码，程序将出错；若“飞”到了三字节指令，出错机率更大。因此，在关键地方人为地插入一些单字节指令，或将有效单字节指令重写，便称为“指令冗余”。通常是在双字节指令和三字节指令后插入两个字节以上的空操作指令NOP，这样即使乱飞程序飞到操作数上，由于NOP的存在，可避免后面的指令被当作操作数执行，程序自动纳入正轨。此外，对系统流向起重要作用的指令如RET、RET I、LCALL、LJM P、JC等指令之前插入两条NOP，也可将乱飞程序纳入正轨，确保这些重要指令的执行。
（2）建立软件陷阱。所谓“软件陷阱”，就是在程序中加入的一组用于拦截弹飞程序的程序段。它强行将程序转向一个特定的地址，该地址放有出错处理程序。如果将出错处理程序的入口标号命名为“ERR”的话，通常软件陷阱由以下三句话组成：NOP，NOP，LJMP ERR。一旦弹飞的程序被拦截，立刻转向错误处理程序。软件陷阱可安排在四个地方：一是未使用的中断向量区。干扰可使未使用的中断开放并激活中断，在这些地方设置软件陷阱就能及时捕获到错误中断；二是未使用的ROM空间。在其中每隔一段设置一个陷阱可将弹飞至该区域的出错程序捕获；三是表格。储存在EPROM中的表格后安排软件陷阱可在一定程序上防止软件弹飞；四是程序区。一般程序中不能任意安排软件陷阱，但是在正常程序中会有一些跳转指令，在这些指令后使用软件陷阱可捕获到弹飞到跳转指令的操作数上的出错程序。
（3）设立自检程序。在单片机的特定部位或某些内存单元设状态标志，在开机后的程序运行中不断循环测试，以保证系统信息存储、传输、运算的高可靠性。
（4）采用“看门狗”（watchdog）技术。WATCHDOG即程序监视跟踪定时器，它实质上是一个可由CPU复位的定时器。它的工作原理如同图1所示的两个计时周期不同的定时器T1和T2。T1和T2是两个时钟源相同的定时器，设T1=1.0s，T2=1.1s，而用T1定时器的溢出脉冲P1同时对T1和T2定时器清零，只要T1定时器工作正常，则定时器T2永远不可能计时溢出。当T1定时器不再计时，定时器T2则会计时溢出，并产生溢出脉冲P2。旦产生溢出脉冲P2，则表明T1出了故障。这里的T2即是WATCHDOG。利用溢出脉冲P2并进行巧妙的程序设计，可以检测系统的出错，而后使“飞掉”的程序重新恢复运行。
集成电路可靠性设计范文6
关键词：ESD；衬底触发；栅耦合；TLP
中图分类号：TN47 文献标识码：A
文章编号：1674-2974（2016）02-0115-04
随着CMOS工艺技术的发展进入到深亚微米阶段，片上ESD防护设计已成为集成IC可靠性设计的关键.一般民用HBM耐压标准为2 kV，测试电压抬升率为2 kV/10 ns.军用HBM耐压标准参照美军军标MIL-STD-883Gmethod 3015.7，HBM耐压标准为4 kV以上，测试电压抬升率4 kV/10 ns.[1]深亚微米工艺下器件耐压能力的降低，向设计高ESD防护能力器件提出了挑战.本文旨在设计一种触发电压低于10 V，HBM耐压达到军用标准的MOS ESD防护器件.
GGMOS防护器件由于和COMS工艺兼容，设计简单，可移植性强，已成为目前通用集成电路中最常用的ESD防护器件.随着集成电路工艺技术不断发展，器件特征尺寸不断缩小，金属氧化物半导体的栅氧厚度越来越薄，晶体管耐压能力降低，对片上ESD防护结构也提出了更低触发电压的要求.典型GCMOS单元采用栅耦合电容技术可降低典型GGMOS触发电压，提高泄放能力.但随着栅耦合电压的提高，典型MOS防护器件的耐压能力降低[2]，因此，同时达到高耐压等级与低触发电压成为典型MOS ESD防护结构设计中一大难题.文献[3-4]研究表明，对GGMOS结构衬底端进行电流注入能在降低其触发电压的同时提高其二次击穿电流It.本文所设计结构在此基础上，同时利用栅耦合电容技术，设计栅电压控制模块，减小栅电压对MOS管耐压能力的影响，在降低了GGMOS结构触发电压的同时，保证了该结构的高耐压能力，完成了一种改进型片上低触发电压高耐压NMOS ESD防护结构的设计.
1低触发、高耐压NMOS ESD防护结构原
理分析
1.1结构分析
图1为柯明道教授等人利用衬底触发技术于2003年提出的ESD泄放结构“衬底触发GGMOS”剖面图[3].采用对MOS晶体管回滞击穿的泄放机制，泄放电流主要为体电流i1与i2.[5-6]
该结构利用电容耦合ESD电压信号抬升主泄放管MN2/MN3衬底电位，对衬底注入电流i0与i3，同时MN2/MN3栅极接地，使其在正常工作时关闭，防止漏电.研究发现，随着注入电流的增加，二次击穿电流It也得到相应提升.[4]
该结构主要泄放机制仍然为击穿主泄放管MN2/MN3漏极与衬底间PN结，因而典型工艺下触发电压较高，且通过衬底的泄放能力有限.为了取得更低触发电压、更高泄放能力的MOS泄放结构，本文在此结构的基础上，将原本接地的主泄放管栅端接入R0与C0构成的触发网络，利用电容耦合抬升主泄放管栅极电位[7]，使其在高压下处于微导通状态.图2为本文改进型结构的剖面示意图.改进主要集中在A和B两处，将泄放管MN3与MN2的栅极接入触发电路，并在触发电路中增加钳位管mn0，限制栅极电位上升的幅度.
主泄放管MN2/MN3的微导通，使泄放能力更强的沟道也成为ESD能量的泄放通道，增加了沟道泄放电流i4与i5，从而增强该结构的泄放能力.同时，由于处于微导通状态的MOS管具有更低的击穿电压，从而使抬升栅电位后的结构具有更低的触发电压[8].但是，主泄放管栅电位的抬升，也增加了端口正常工作时的漏电.同时，主泄放管的栅电位的过度爬升会降低主泄放管二次击穿点电流从而降低其耐压能力[3].为了尽量减小漏电，保证泄放管的耐压能力，需要合理设计栅端电位的抬升量，使正常工作信号输入时，栅电位抬升较小，减小漏电； 而在ESD信号输入时，栅电位抬升较大，使主泄放管导通.同时需加入钳位机制限制栅端电位的上升，结合抬升衬底电位可提高MOS管二次击穿电流It这一特征[4].可适当增加注入衬底的电流量来抵消抬升栅电位对主泄放管耐压能力的影响，最终使得该结构在达到较低触发电压的同时，还能保持较高的耐压能力.
1.2主要电路设计
电位抬升单元是本文电路设计的重点，忽略MN0/MN1管与主泄放管MN2/MN3寄生，该电位抬升电路如图3（a）所示为一阶高通电路.
3结论
本文采用栅耦合技术，使所提出的ESD结构在CSMC HJ018工艺典型击穿值10 V之前即触发.同时，利用抬升衬底电位可提升二次击穿电流It这一特点，成功弥补了栅耦合MOS ESD泄放结构二次击穿点低的缺点，在降低ESD泄放结构触发电压的同时保持较高二次击穿电流，在CSMC HJ018工艺下完成了一款触发电压低于10 V，HBM防护等级达到4 kV军用级别的NMOS ESD防护结构，优化了栅耦合技术在MOS ESD泄放结构中的应用.
参考文献
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