前言：中文期刊网精心挑选了集成电路设计方案范文供你参考和学习，希望我们的参考范文能激发你的文章创作灵感，欢迎阅读。
集成电路设计方案范文1
关键词 高速公路；机电工程；方案建设
中图分类号U416 文献标识码A 文章编号 1674-6708（2014）111-0035-02
高速公路平坦、安全、高速等优点主要依靠交通工程的完善，机电工程就是交通工程的一部分，运用高速公路机电工程，可以提高交通安全水平，改善道路拥堵情况，提高道路运营效率。高速公路发生交通事故的危险性比普通路段高很多，一旦有交通事故产生，将对高速公路的交通产生重大影响。因此应该在高速公路铺设初期就对机电工程进行设计，并进行优化，建立高速公路机电工程方案，并根据实际情况进行完善。
1高速公路机电工程方案建设前期的准备工作
1.1设计机电工程
对高速公路的机电工程进行方案设计，在以后的工作中有非常重要的作用，它是工程建设的模板和依据，是前期工程设计工作的难点。但是实际操作中，工程方案设计一般得不到重视。设计机电工程方案，必须利用技术和资源优势，对工程图纸进行科学的绘制，也必须与有一定能力和技术的研究院合作，为以后的工程建设奠定良好的基础。
1.2对机电工程的可行性进行研究
机电工程对高速公路的运行非常重要，它是一种信息化载体。在高速公路建设阶段，机电工程是工程建设中非常重要的一个阶段，但是项目是否可行，还要对其进行可行性研究。对机电项目的可行性进行研究，是整个项目的重点，也在工程建设前期具有关键性作用。
1.3开展机电工程招标工作
因为国家强制性的规定，建设机电工程必须进行招标工作。工程招标是考核施工方实力和资质的一个途径，也是对其进行筛选的一个平台，是建设单位参加机电工程建设的一个手段。进行工程招标，可以为后续工程建设提供保障。
2高速公路机电工程方案建设的重点
2.1严格按照程序进行方案建设
方案的建设必须按照规定的程序执行，方案建设所需要的合同、招标文件、标书以及联合设计必须按照相关文件进行报批和评审。
2.2应该认真贯彻国家的相关法律、法规
2.2.1对合同管理制度进行严格执行
在方案建设管理过程中，必须严格遵循相关法律和法规，应该按照中标单位签订的合同书、评标报告以及招标文件要求来执行。在工程方案建设过程中，一定要做到按照合同规定办事。
2.2.2对项目监理制度进行严格执行
应该严格遵守项目监理制度，通过透明度高的招标方式，从中选择符合招标条件、监理制度完善以及能够独立完成好方案设计的单位。
2.2.3对招投标制度进行严格执行
按照国家相关规定，机电工程方案的确定应该采取公开、公平以及竞争的方式进行承包商的确定。机电工程方案的建立也应遵守交通部门的相关规定，通过正规渠道进行选择。
2.3高速公路机电工程的通讯系统
应该在管理监测中心用电缆连接高速公路上的各个通信点，并且应分别设立远程控制电话中心和数据中心。
2.4高速公路机电工程的监控系统
监控系统主要由两部分组成，包括闭路电视和计算机系统，同时设有二级管理机构（结构如图1）。
监控中心的计算机系统一般分为三等级：第一级是中心级计算机，第二级是分中心计算机，第三级是外场设备，它以微处理器作为核心。监控中心的面积必须够大，以便布置、安装需要的设备和设施。还应在桥梁、隧道、收费站、车道、广场、特殊路段等安装监控设施，在监控交通情况的同时，也可以对车辆是否作弊做出判断。
2.5重视机电工程方案建设所需软件和设备选择
1）设备的选择和安装需要根据国内标准进行；2）采用先进技术，合理配置设备；3）软件应用要充分体现管理理念，要为管理数据服务；4）遵循对内防止作弊，对外防止逃费的要求。
2.6高速公路机电工程方案设计思路
以联合开发和设计作为基本思路，这种思路具有设计理念独特新颖、运用灵活、功能强大、能充分体现开发者要求和思想的特点。高速公路机电工程方案建设时，其系统的维修和维护较为灵活，又因为软件具有针对性特征，所以设施选型和配备比较方便。
3对高速公路机电工程方案进行优化
高速公路机电工程建设所需要的设备，除了少部分设立在高速公路管理中心外，很大部分设立在高速公路沿途收费站或者两侧外场。使机电工程顺利实施并且保证其质量的前提就是选适合的设备并且优化设计方案。
机电工程方案建设的原则就是成本能够控制、质量得到保证、功能能够满足、立意先进等。机电工程方案建设的原则就是在保证其质量、满足其基本功能的前提之下，最大程度地节约费用。选择机电工程设备的原则就是对故障率高低、性价比是否合适、性能是否稳定等进行综合考虑，并且确定其功能是否符合使用要求。
路段管理中心与高速公路收费站设备、外场设备、其他路段管理中心、联网结算中心之间每分每秒都在进行数据传输。因此在高速公路设备中，通讯设备最为重要。相比于高速公路外场或者收费站，停车区、服务区的数据传输非常少，所以采用光端机来进行传输。光端机不仅满足了数据传输等基本功能，也使成本大大降低。现阶段，服务器的性能和质量都在不断进步，相信不久之后，服务器的可靠性和稳定性将会有一个质的飞跃。
之前几年，立柱式和门架式可变情报板的应用得到了广泛的推广，它们可以实时路况信息，控制和引导路上行驶的车辆，使交通便利程度大幅提高。在一些广场设置LED显示屏，一些交通情况或政策信息，虽然这是收费的，但是应用却比较普遍。在实际的高速公路运营管理过程中，对一些有可能去高速路行驶的车辆宣传限载、限速信息、实时交通情况也十分重要。
在对监控系统进行设计时，应该按照规定对悬臂式监控系统的相关技术、规格是否适合、情报板数量等进行重点设计。安装监控系统，不只为了监控一些违规行为，而且体现了高速公路管理者对司乘人员的关心。
4结论
高速路机电工程方案建设是一项庞大的工作，作为工程管理者，必须充分了解机电工程建设的每个步骤，掌握其重点、难点和特点，进行全面分析和研究。以目标合理、权责明确、矩阵式管理、分层次领导为原则，以高速路机电工程方案为指导，建立完善的管理制度，只有这样才能胜券在握。
参考文献
[1]张建超.高速公路机电工程特点分析与建设管理建议[J].中国交通信息化，2011(8).
[2]白志刚.和榆高速公路机电工程建设管理工作的几点体会[J].北方交通，2011(12).
[3]金国庆.高速公路机电工程系统设计方案[J].民营科技，2009(5).
集成电路设计方案范文2
关键词：公路 设计 选线 方案
引言
台山核电厂淡水水源工程的新松水库位于台山市赤溪镇的曹冲河，水库距台山市约60km，距台山核电厂约15km。坝址距新台高速浮石立交出口约28km，距西部沿海高速都斛出口约18km，现有外部交通条件较好。台山核电厂淡水水源工程通过在曹冲河建设水库，用输水管道将淡水输送至核电厂淡水厂，拟建进库道路连接水库坝址与台山核电厂的进场道路。目前，从旧赤溪镇到水库坝址，只有一条长约8km的简易泥结石道路可走。但该现有简易道路等级低，平面弯道多、转弯半径小、会车时错车困难，不能满足本工程施工期与运行管理期的交通使用要求，故须对进库道路进行配套建设。
1进库道路技术标准的确定
1.1道路等级标准的确定
进库道路是台山核电厂淡水水源工程的专用道路。经过对枢纽日常交通量的分析，对于设计水平年，预计对外交通道路的双向通行交通量小于1000辆/日。双车道四级道路可满足本工程施工高峰期的最大交通量。考虑工程的建设规模、重要性和施工期车辆交通情况，根据规范要求，结合当地实际情况，经综合分析，进库道路按四级公路标准设计。
1.2路线主要设计指标确定
进库道路按四级公路标准设计，设计速度为20km/h，设两车道，路面宽为6.0m，每侧土路肩宽为0.5m，路基宽7.0m。根据交通量组成与项目交通量、地质条件及主体工程施工的具体特点，施工期间行驶施工运输车辆较多，故采用高级路面。汽车荷载等级按公路等级采用公路-Ⅱ级，并采用施工运输车辆的实际最大荷载（约50t）进行复核。路基设计洪水频率参照《公路路基设计规范》（JTGD30-2004）的规定，路基设计洪水频率为1/25。
1.3道路横断面结构型式
进库道路路面结构：采用水泥混凝土路面。路堑挖方边坡根据地质报告资料，按岩体风化程度不同来选取相应的开挖坡比值。挖方边坡高度大于10m时，采用分级边坡，第一级边坡高度为8m，其余每级均为10m。路堤填方边坡填筑坡比值根据路基填料种类、地形等条件而定。第一级边坡坡比采用1:1.5，第二级至起其坡比采用1:1.75。地面横向坡度较陡路段在路堤下方设置挡墙，其中涵洞则与挡墙结合。
2进库道路路线方案设计比选
2.1选线原则
选择路线方案进行初步设计时需要充分利用地形、地势，尽量少出现回头弯；
选择地质稳定、水文地质条件好的地带通过，避开软基、泥沼、排水不良的低洼地等不良地段，避免穿过密集居民区、村庄；少占耕地、少拆迁，多利用山地，有条件的地方结合现有道路，使路线总里程较短、地形坡度较平缓、转弯舒顺；减少开挖量，避开高边坡等地段，减少水土流失；结合主体工程建筑物布置。
2.2路线方案布置
根据以上选线原则，及道路技术标准的约束，结合核电厂规划进场道路、主体工程建筑物布置及现场地形等具体情况，本阶段初步拟定设计了2条进库道路路线方案，其示意图见图2.2-1。
图2.2-1进库道路路线方案示意图
路线1：从核电厂规划进场道路东阳村南曹冲小学附近接入，经约0.2km海边虾蟹塘边后，沿曹冲河约2.2km，绕过新松村沿曹冲河约1.5km，经西坑，沿山边爬坡约0.8km至水库坝址左坝头，经大坝沿库边0.9km至输水隧洞进口。该路线全长约5.6km，其中0.2km为海边路，3.7km为原河边村路改造，1.7km为新建山边公路。
路线2：从核电厂规划进场道路南阳村南附近接入，经约0.2km海边虾蟹塘边后，沿原村路约1.4km至山边村，过村后沿山边小路0.8km，沿山边爬坡约0.7km至水库右岸垭口，沿库边经0.65km至坝址右坝头；另从垭口修支路0.25km至输水隧洞进口。该路线全长约4.0km，其中0.2km 为海边路，2.2km为原村路改造，1.6km为新建山边公路。
依据确定的道路技术标准根据选线原则对两个路线布置方案在已有1：2000地形图上进行设计并计算路面工程、路基土石方工程、路基防护工程等主要工程的工程量并形成工程量清单，对各路线方案估算其投资。
各路线方案特性见表6.5-1，各路线方案估算投资比较见表6.5-2。
表2.2-1进库道路路线方案特性表
2.3路线比选
由表2.1-1及表2.2-1可知：
从布置上看，路线1和路线2均有局部海边道路连接核电厂进场道路，距核电厂均较远，并需要进行软基处理。其中路线1沿曹冲河边，目前现有道路高程在3m～4m之间，曹冲河10年一遇洪水位高程为6.8m，25年一遇洪水位高程为8.0m，路面高程需加高5m左右，且需要按堤防标准建设，涉及水利设施等其他复杂问题；路线2长度最短，并利用现有的村路，线路较顺畅；从征地移民上看，路线1需要征用路边田地，路线2需要拆除少量房屋；从施工条件上看，路线2最短，但道路施工有可能受当地村民交通影响；从投资上看，路线2投资最少，比路线1少1810万元；综上所述，路线1的其中一段经过曹冲河边，其路面需按堤防的防洪标准进行加高，征用农田较多，涉及水利设施等其他复杂问题；路线2的路线需穿过村庄，但结合主体建筑物布置最合理，长度最短，路线较顺畅，投资最少。经综合比较后，推荐路线2为进库道路的首选方案。
3 结语
台山核电厂淡水水源工程进场道路外部交通条件较好，道路功能特殊，在明确道路的功能后由确定的道路技术标准，按照基本选线原则拟定设计出2条进库道路路线方案，通过方案比较发现路线2对结合主体建筑物布置最合理，长度最短，路线较顺畅，投资最少是符合本道路工程投资和运输效率的路线设计方案。
作 者 简 介
集成电路设计方案范文3
关键词:时序优化;时钟树综合;时钟偏斜;同步设计
中图分类号:TN402文献标识码:A
Abstract: The key of digital integrated circuit design is to meet the timing constraints. Clock tree synthesis is the essential element on timing optimization in the back-end chip design, especially for complex high-speed ultra-large-scale integrated circuit design. It will have a direct impact on the final tapeout, and the clock skew is an important factor in the impact of clock . This paper proposes a new method to get frequency clock in the front-end, and uses Astro tool of the Synopsys to manually synthesis clock tree and optimize timing in the back-end, based on SMIC 0.18um digital TV transmitter modulator chip. The result shows that we can decrease the chip area, and meet the timing requirement at the same time.
Key words:Timing optimization;Clock tree synthesis;Clock skewSnchronous design
1引言
在大规模集成电路中,时钟信号往往是整个芯片中扇出时间最大、通过距离最长、以最高速度运行的信号[1]。随着集成电路的工艺几何尺寸不断缩小,时钟信号线路上的互连线延迟以及之间的耦合电容成为影响时序收敛的主要因素。不同的寄存器距离时钟信号源远近距离不同,造成信号到达的时间不一样,我们称之为时钟偏移。而一个时钟信号源往往要驱动数万个寄存器,不能满足芯片的驱动要求。时钟树综合可以解决此类问题,一方面平衡时钟偏差,一方面插入缓冲器增加驱动力。
满足国标GB20600-2006要求的全模式地面数字电视多媒体广播基带调制芯片,含有180多万个标准单元门电路,45个大型存储器宏模块,201个输入输出pad,其中包括一个集成模拟PLL。该芯片含四个同步时钟信号,存在大量的宏模块,增加了时序路径的复杂性,基于面积和功耗优化的考虑,对时序优化提出了更高的要求。为了满足时序要求,优化设计方案,本文在前端设计中提出一种新的获得分频同步时钟的方法,在后端设计中采用分区布局时序要求严格的时钟,手动优化时钟树等方法,在满足时序设计要求的同时减小了芯片面积。
2优化时序原理
时序电路要求数据在时钟采样时刻保持稳定,但由于时钟存在抖动,所以数据信号需要在时钟有效沿到来之前的一段时间内保持稳定。这段时间称为建立时间(setup time),即数据对时钟的准备时间。同样,在时钟翻转之前,数据也必须在一段时间内保持稳定才能被寄存器成功采样。这段时间称为保持时间(hold time),即数据对时钟的保持时间[2]。其原理如图1所示。时序优化是指,考虑到器件内部延时,时钟的不稳定和偏斜,以及电容电阻等因素,采取优化设计方案,优化布局,综合和优化时钟树等方式,满足用户设计的建立时间以及保持时间的时序约束。
时钟偏移是指时钟分布系统中到达各个时钟末端,即终端寄存器的时钟输入端的时间不一样,这是不可避免的。而过大的时钟偏移会引起电路时序混乱,导致功能错误,因此在高速ASIC设计中,时钟偏移受到设计者的重视。时钟树综合与优化,即是将缓冲器和反相器插入到各个与时钟源相连的终端寄存器,并对寄存器间的时钟偏移进行平衡。
前端设计时钟的方法对时序有很大影响,故采取优化时钟同步,减少时钟偏斜的设计方法,可实现优化时序的同时减少芯片面积。后端设计中,Astro通过分析时钟网络来保证合理的时钟偏移。通过调整参数和插入的器件型号等来保证满足时序要求,提高电路同步性能。图3为本文中设计实例――数字电视发端调制器芯片的主时钟的时钟树。本时钟树中主要有四个同步信号,即输入时钟clk_60V48和经过二、四、八分频得到的clk_30V24,clk_15V12,clk_7V56时钟。在时钟树各个级别插入缓冲器或反相器来减小时钟偏移,可以达到优化时序的效果。
3优化时序过程
为提高超大规模数字集成电路中的同步性能,一方面在前端设计电路时,采取优化的同步时钟分频技术,尽量减少同步时钟的偏斜;另一方面,利用工具通过分析时钟网络进行时钟树综合来减少时钟偏斜。Synopsys公司的Astro软件,是用来实现ASIC后端设计的流行工具。它可以计算时延、分析时序、布局布线等,结合前端的约束文件,前后端相互协作,实现最终的芯片流片。通过分析时钟线路延时,插入缓冲器和反相器,尽量减少时钟偏移,实现时钟信号同步。在设计电路之初和时钟树综合之前,仔细分析电路,优化时钟结构,将有利于减少芯片面积和缩短版图设计时间。
3.1 前端设计优化时序
在一般的同步分频时钟分频技术中,分频时钟处于时钟树的不同级,使得时钟偏斜增大,延时增加。本芯片前端设计中采用锁存器,利用主时钟信号对分频信号锁存,得到的分频信号经过选择器才成为最终的分频时钟。这样可将各分频时钟针对主频时钟信号传递延时平均,减少同步信号的时钟偏斜,优化时序。同时测试使能信号使选择输出主时钟或分频时钟。
3.2 后端设计优化时序
3.2.1布局时优化时序
1) 整体布局
在深亚微米集成电路设计中,布局要基于时序,对每条路径作时序分析, 以减少因不满足时序要求而进行的迭代次数[5]。为了减少互连线的RC延时和布线电容,以满足时序的要求,缩短设计时间,将单元cell和宏模块(RAMs,ROMs,sub-blocks)安排在合适的位置达到上述目的,这就是布局。放置宏模块比较重要,要考虑其引脚位置、方向、数量和相互之间的联系,一般将cell放置在中间,将macro等分布在四周。布局时要在减少面积的同时,尽量减少布线的阻塞。设计电源线时,需要满足电迁移特性,并考虑到电源和地线网络上的电压降。为了实现时序和面积的优化,需要将布局后实际的版图信息返标到综合工具DC中,通过读取接近实际情况的布局信息,优化电路的延时,综合出更好的设计结果。要尽可能兼顾到电路的拥塞情况,让电路结构和布局在时序和拥塞两方面都能得到满足,从而达到最优。而对标准子单元的合理布局有助于面积最小化及减少布线的拥塞,提高整个设计的质量。
2)详细布局时分步布置时钟单元
针对某些对时序要求比较高的时钟,将其布置在一块选择的区域,提高后边时钟树综合优化的可能性,这样能够减小时钟偏移。比如该芯片中,把主时钟clk_60V48生成的时钟clk_30V24,clk_15V12,clk7V56,即将clkgen生成模块的相关寄存器单元布置在一小片指定区域内。
a. 从网表中或者在Designplan下的axgHierPlan了解到相关单元的名字。
b. aprCmdCreateHierGroup选择需要合到一组的寄存器或者缓冲器单元,命名为clkgen。
c. axgCreateRegion命令创建组clkgen中单元分布的区域,确定好区域面积利用率,以及长宽比。
d. 在布线时设置相关的选项,使得时序要求比较严格的路径上的时钟单元,布置位置临近,便于满足最后整个芯片的时序要求。
3.2.2 时钟树综合与优化时序
1) 自定义优化时钟树
本实例中的时钟信号Clk_6M,Clk_mpeg,we2,we1,Clk_30V24_Out,Clk_7V56_Out,时序比较宽限,所以不需要优化,可以节约优化的时间,减少优化的复杂度。在时序约束文件中写明定义即可。在整体布局和详细布局之后,读入CTS的时序约束文件。时钟优化过程中,选择相关的驱动能力不同的缓冲器和反相器,插入单元顺序为“CLKBUFX16 CLKBUFX8 CLKBUFX4 CLKBUFX2 CLKINVX16 CLKINVX8 CLKINVX4 CLKINVX2”,这样的规定决定了先从大的缓存器和反相器开始插入,在不够的时候再逐渐插入小的器件到时钟树中。
2) 调整插入器件尺寸
astCTO用在CTS之后,将时钟树综合和优化,进一步减小时钟偏移。调整缓冲器或者反相器的尺寸和驱动能力,同时调整它们的位置来调整时钟偏移和插入延时,减少因为时序优化和增量放置引起的时序问题。其中Buffer/gate sizing用于调整buffer或inverter的尺寸及驱动能力。Buffer/gate relocation调整buffer或inverter的位置来调整时钟偏移和插入延时。
3)postCTS Optimizaiton和Postplacement Optim- ization优化时序
时钟树综合后,要修复用户设计的时序违规。查看此时的时序报告,如果仍有建立或保持时间时序违规,可使用PostPlace Optimization(astPostPS)或者postCTS Optimizaiton多次进行优化。
利用astPostPS命令进行优化时,可以根据需求,选择其中一些独立的命令针对建立时间、保持时间、时钟转换时间和电容等单独进行优化。astPostPS 用于优化布局后的时序设计,Postplace优化布局时,根据设计中所有布局信息和变化,调整基本单元的尺寸,除去多余的单元,插入缓冲器和反相器等技术来完成设计的Postplace优化,改善时钟的偏斜,来优化时序。
4优化时序结果
手动优化布局比一般自动布局的时钟偏斜结果要优,时钟偏斜更小。新的优化方式使得在满足时序的条件下,芯片面积可以更小。结果如下表所示。优化时钟树后最终的时序结果:建立时间余量为0.258 ns,保持时间余量为-0.079 ns,可以在布线后优化为正。
5结论
随着集成电路工艺几何尺寸的不断缩小,芯片面积的不断减小,对于时序的要求越来越高,时钟树优化显得尤为重要,本文以数字电视发端调制器芯片为例,提出了新的同步分频时钟设计方法,介绍了为优化时序采用的布局技巧,以及手动优化时钟树,减少时钟偏斜等方法。从结果可以看出,合理设计和布置时钟树结构,不仅可以优化时序,还可以减少大量的布线资源,减少芯片面积。
参考文献
[1] 千路,林平分. ASIC后端设计中的时钟偏移以及时钟树综合[A]
[2] 张晓林. 数字电视设计原理[M]. 北京:高等教育出版社, 2008. 359-368
[3] SYNOPSYS. Astro Workshop Student Guide[S].V-2005.06
[4] 王芊莉.数字电视机顶盒芯片数字后端设计[D].北京工业大学,2006
[5] 何小虎,胡庆生,肖洁.深亚微米下ASIC后端设计和实例.中国集成电路[J], 2006,第87期:37-42
集成电路设计方案范文4
关键词 能效监测；SOC；RN8316
中图分类号：TM76 文献标识码：A 文章编号：1671-7597（2014）09-0015-03
能源作为世界发展和经济增长最基本的驱动力，是人类赖以生存的基础。但随着人口的日益增加和能源的不断消耗，能源匮乏问题日益突出。电力作为重要的能源形式，在终端能源消费中所占比重不断增大，因此，建设更加安全、可靠、环保、经济的电力系统，不仅能在很大程度上化解资源、环境和投资压力，而且还将带来巨大的节电效益、经济效益、环境效益和社会效益[1-2]。国内外研究和实践证明，通过实施需求侧管理、用能服务及能效监测，可以优化终端用户用电方式、缓解电力供需的矛盾和提高系统可靠性、减缓电网设施的投资压力、提高耗能企业的能源利用水平、减少能源的消耗、提高能源利用率、缓解能源的供需矛盾[3]。
随着微电子技术和设计制造技术的发展，集成电路设计从晶体管的集成发展到逻辑门的集成，现在又发展到IP（Intellectual Property）的集成，即片上系统SOC（System-On-Chip）[4-6]。与单功能芯片相比，SOC芯片具有集成度高、体积小、印制电路板（PCB）空间占用少、功耗低、抗电磁干扰能力强、可靠性高、成本低等优势。同时，可以有效地降低电子、信息系统产品的开发成本，缩短开发周期，提高产品的竞争力[7]。
1 RN8316（SOC）简介
图1 RN8316系统框图
RN8316是深圳锐能微公司提供的一款低功耗、高性能、宽电压、高集成度、高精度的三相MCU芯片，产品系统框图如图1所示。该产品内嵌32位ARM Cortex-M0核，最高运行频率可达29.4812MHz，最大支持224Kbytes FLASH存储器、16Kbytes SRAM和16Kbytes EEPROM，内置单cycle乘法器（32bit*32bit）、CM0内嵌系统定时器、2个DMA控制器，支持外部中断等多种唤醒方式，提供完善的集成开发软硬件环境。该芯片支持高速GPIO，可与不同电压外设器件连接，最大支持10位ADC，8*32位的LCD，支持芯片电源电压及外部电压检测。通信接口最大支持6路UART，2个7816口，1路I2C和1路SPI。同时，RN8316还集成了RTC、看门狗和加密处理器。
2 硬件电路设计
电力能效监测终端主要由电源模块、计量单元、存储单元、载波模块、通信模块、直流模拟量采集等部分组成。系统的结构框图如图2所示。
图2 电力能效监测终端设计框图
2.1 电源模块设计
为保证终端能够稳定工作，并具有良好的电磁兼容特性，电源模块采用三路电源供电，分别为主电源8 V、两路12 V辅助电源，之间相互隔离。主电源VDD8V通过LDO降为VDD5V和VDD3.3V电源，主电源5 V为SOC、红外、电能质量监测模块供电，主电源3.3V给计量芯片供电。一路ZB12V辅助电源用于载波电路供电；另一路AUX12V辅助电源为遥信电路供电，同时通过LDO降为AUX5V，为RS485、直流模拟量电路供电。电源电路设计如图3所示。
2.2 采样计量单元
采样计量单元是电力能效监测终端的重要单元，设计中采用锐能微公司的RN8302计量芯片来实现对电压、电流、功率、功率因数、谐波等数据的计量，并输出有功、无功脉冲。RN8302占用SOC一路SPI，同时SOC配置中断、复位口从而能够实现对计量芯片的控制和通信。RN8302管脚资源配置如图4所示。
图4 RN8302管脚资源配置
采样电路中，考虑到生产成本和计量精度，电压采样采用电阻分压采样的方式，UA/UAN，UB/UBN，UC/UCN为采样信号，而电流采样采用电流互感器采样的方式，IAP/IAN，IBP/IBN，ICP/ICN为采样信号，电路图分别如图5和图6所示，电压采样电路中的1K电阻和电流采样电路中的5R电阻采用精度1%的精密电阻，电容用于去耦和滤波，以保障采样精度。同时电压采样信号可用于电能质量的监测，扩展电力能效监测终端的功能配置。
图5 电压采样电路
图6 电流采样电路
2.3 遥信电路
电力能效监测终端配置两路遥信端口，使用光耦LVT-816同SOC进行隔离。遥信电路原理图如图7所示。
图7 遥信电路
2.4 RS485电路
在实际工程运用中，由于受到工程人员操作能力，经验等因素的影响，RS485的A、B端子常常接反，导致不能够正常抄表。因此，在电力能效监测终端RS485电路的设计中，采用了无极性485芯片ECH485NE，A、B端子正反接都能够正常通信。终端配置两路RS485电路，分别用于抄表和维护，占用SOC两路UART端口，485芯片用光耦同SOC进行隔离。RS485电路如图8所示。
2.5 直流模拟量电路
直流模拟量电路主要针对非电气量的采集，该能效终端采用瑞萨电子的RL78/G13系列单片机进行控制，SOC通过一路UART端口进行通信，并配置复位脚进行控制。直流模拟量电路通过光耦同主电路进行隔离，终端配置了两路信号的采集，拓展了数据的采集范围，实现了采集和能效监测的多样化。直流模拟量采集电路图如图9所示。
2.6 载波电路
电力能效监测终端的载波用于同能效采集服务器进行通信，载波电路占用SOC一路UART端口用于收发数据，占用一路7816口实现载波的设置、复位、事件输出等功能，并通过光耦同SOC进行隔离，接口标准符合最新国网三相电表规范，可方便插拔和替换多个厂家的载波模块，提升了产品的兼容性。载波电路如图10所示。
3 结束语
本文在智能用电及能效管理的基础上，根据电力能效监测终端技术标准，采用SOC芯片RN8316，进行了硬件的设计。相对于传统的基于独立功能芯片的用电终端，基于SOC的电力能效监测终端在功耗，稳定性，可靠性等方面表现更加优异，并且体积小，所用元器件少，生产成本较低，具有良好的市场前景。
参考文献
[1]余贻鑫.面向21世纪的智能配电网[J].南方电网技术研究，2006，2（6）：14-16.
[2]陈树勇，宋书芳，李兰欣，等.智能电网技术综述[J].电网技术，2009，33（8）：1-7.
[3]虞斐，孔繁虹，梅生伟，许哲雄.智能电网下的新型能源管理系统设计方案[J].华东电力，2009（7）：1176-1178.
[4]周晓红.新型智能电表的发展现状及趋势[J].中国高新技术企业，2011（11）：119-120.
[5]中国化工仪器.我国仪器仪表行业现状及发展趋势[J].中国计量，2011（1）：78-81.
[6]静恩波.智能电网AMI中的智能电表系统设计[J].电测与仪表，2010，47（7A）：36-39.
[7]赵定远.SOC与嵌入式系统[J].成都大学学报（自然科学版），2007（4）：305-308.
作者简介
集成电路设计方案范文5
关键词：键盘； 触摸按键； WTC6216； 消费电子产品
中图分类号：TN71034 文献标识码：A 文章编号：1004373X(2012)10016003
随着现代电子技术尤其是人机接口技术的不断发展，触摸式按键在电子产品和手持式仪器中得到越来越广泛应用。相对传统的机械式按键，触摸式按键具有明显的技术优势，不但系统硬件结构简单，生产成本低，而且在使用中不易磨损损坏，提高了按键的使用寿命。此外触摸式按键还可以增加产品外观设计的灵活性，提升产品的品质。本文提出了一种基于WTC6216ASI集成电路的触摸式按键设计方案，具有较高的实用性。
1 电容式触摸按键工作原理
触摸式按键可分为电阻式触摸按键和电容式触摸按键。任何两个导电的物体之间都存在着感应电容，一个按键即一个焊盘与大地也可构成一个感应电容［1］，在周围环境不变化的情况下，该感应电容值是固定不变的微小值。当有人体手指靠近触摸按键时，人体手指与大地构成的感应电容并联焊盘与大地构成的感应电容，会使总感应电容值增加［2］。触摸按键芯片在检测到某个按键的感应电容值发生改变后，将输出某个按键被按下的确定信号。
WTC6216ASI集成电路是为实现人体触摸界面而设计的电容式触摸感应芯片，最多能支持16个相互独立的触摸式按键。使用WTC6216ASI集成电路设计的触摸式按键功耗小，元器件少，硬件电路结构简单，其提供的对应输出能与单片机直接接口。WTC6216ASI集成电路自身的设计涵盖了EMI/EMC及高抗噪声电路，抗干扰能力强，可以自动克服由于静电放电、电磁干扰或污染物在键盘表面堆积所带来的干扰。同时该电路具有环境温度和环境湿度的自适应能力，能在各种恶劣环境下提供良好的精确性和操作的一致性，工作性能稳定。此外，WTC6216ASI集成电路还具有相邻按键的抑制功能，可以防止相邻按键之间因相互干扰而产生的误动作，可使用在按键间距较小的密集型键盘（按键间距不小于2 mm）上，在日常生活的电子产品和手持式仪器设计中完全满足技术上的要求。
WTC6216ASI使用高精度16位数字电容转换器(CDC)检测焊盘（电容传感器）上感应电容值变化来识别人体手指的触摸动作。数字电容转换器将检测数据输入到内嵌的RISC处理器，RISC处理器通过可靠的高效算法对检测数据进行处理。当RISC处理器判断感应盘上有有效触摸发生时，会在100 ms内发出相应的指示确定某个按键被按下，方便系统根据按键进行操作控制。WTC6216ASI发出的指示包含两个部分：被按下按键的BCD编码和按键被按下有效指示状态。引脚data3～data0是输出确定被按下按键的BCD编码，引脚out_flag是输出按键被按下有效指示状态，其中“1”表示无有效按键被按下；“0”表示有按键被按下。引脚out_flag与引脚data3～data0的时序输出关系如图1所示。
图1 按键输出时序图2 触摸式按键的硬件设计
触摸式按键的硬件电路由主控电路、按键背光电路和触摸按键检测电路等三个部分组成如图2所示。
主控电路选用在系统可编程的STC89C52单片机，该单片机具有512 B的片内RAM数据存储器，8 KB片内FLASH程序存储器，完全能够满足系统程序运行和数据存储的需要。此外该单片机宽电压工作，抗干扰能力强，能在电源环境比较恶劣下稳定的工作。
图2 带背光触摸按键硬件电路原理图 该触摸按键检测电路支持检测12个相互独立的触摸按键。由于WTC6216ASI芯片最大支持可使用16个相互独立的传感器通道，为保证WTC6216ASI能正常稳当的工作，空置不用的传感器通道不能悬空，必须将它们并联接在一起后用一个10 kΩ的上拉电阻与WTC6216ASI电源连接。触摸按键的灵敏度由连接在引脚CSEL上的电容调节决定，而电容值的大小一般由键盘上的隔离介质厚薄决定，隔离介质越厚则电容值越大，一般取电容值在0.047～0.08 μF之间。同时为获得测量效果最稳定，引脚CSEL上的电容最好使用温度系数较小、精度5%的涤纶电容，并且在PCB布线时引脚CSEL上的电容要尽量靠近WTC6216ASI芯片。按键背光电路则用来指示系统在当前工作状态下键盘的有效触摸按键。
由于WTC6216ASI芯片传感器通道测量的是电容的微小变化，因此对供电电路的稳定性有较高的要求。在设计供电电路时要求电源的纹波和噪声要小，注意避免由电源串入强干扰。当触摸式按键直接使用主机的5 V电源时，要在WTC6216ASI芯片使用的电源之前加电源滤波电路，如图3所示。该电路抑制电源噪声的能力较好，但连接较大的负载时容易产生自激，因此，此电源滤波电路除对WTC6216ASI芯片供电外最好不要接其他负载。
集成电路设计方案范文6
【关键词】标准CMOS；工艺；肖特基二极管；集成；设计；实现
随着射频无线通信事业的发展和移动通讯技术的进步，射频微波器件的性能与速度成为人们关注的重点，市场对其的需求也日益增多。目前，CMOS工艺是数字集成电路设计的主要工艺选择，对于模拟与射频集成电路来说，选择的途径有多种，例如Si双极工艺、GaAs工艺、CMOS工艺等，在设计中，性能、价格是主要的参考依据。除此以外，工艺的成熟度及集成度也是重要的考虑范畴。
1.概述
对于射频集成电路而言，产品的设计周期与上市时间的缩短都是依赖仿真精确预测电路性能的设计环境的功能。为了使设计环境体现出高效率，精确的器件模型与互联模型是必须要具备的，在设计工具中非常重要，对于射频与模拟技术，器件模型决定了仿真的精度。采用CMOS工艺，在射频集成电路上的应用时间还补偿，也使得在一些模型方面还不完善。对于射频CMOS集成电路而言，对其影响最大的是寄生参数，在低频环境下，由于对这些寄生参数的忽视，往往使电路的高频性能受到影响。肖特基二极管具有自身独特的优势，例如快速开关速度和低正向压降。由于这些优异的高频性能，他们有被广泛应用在开机检测离子和微波网络电路中。肖特基二极管通常制作的款式包括n型或p型半导体金属材料，如砷GaAs和SiC。正向偏置的肖特基二极管的性能是由多数载流子器件，少数载流子主要是确定这些p型或n型二极管的属性。为了改善高频性能和集成电路的电源电压减小到现代集成电路，集成的肖特基二极管是很重要的。但可以用于集成肖特基二极管的过程常常是没有现成的，不能和CMOS电路单片集成。以往根据其设计，在标准CMOS工艺基础上制造出肖特基二极管。在本文中，主要针对集成肖特基二极管的设计及实现进行描述，并且基于成本考虑，该标准CMOS工艺基础上肖特基二极管生产工艺不需要任何修改。所测量的结果也符合要求，在SPICE仿真模型中得到验证。
2.CMOS工艺技术
近几十年，因为CMOS技术的发展，也使得在制造射频集成电路时，采用CMOS技术得以实现。但是，因为CMOS制造工艺通常是以数字电路作为导向。面向数字电路设计的CMOS首先由芯片代工厂研发出来，注重功率耗散与时速。在数字CMOS工艺快速发展成熟以后，在其基础上，通过修改制程与添加掩膜层实现信号的混合及模拟射频CMOS工艺。传统CMOS工艺包含BJTs、MOSFETs以及各种电阻，如扩散电阻、多晶硅电阻及N阱电阻。但是，对于CMOS工艺而言，还应该涵盖各种高频无源器件，例如变容二极管、MIM电容、高Q值电杆及变压器等。同样，作为肖特基二极管来说，也是CMOS工艺技术的重要环节。例如，需要额外高能离子注入形成深注入N阱降低程度耦合与噪声系数。需要注意的是，尽管射频CMOS工艺是基于数字CMOS工艺而来，但其不仅仅是添加几层掩膜来实现高频无源器件，对于器件的性能而言，射频工艺与数字工艺的优化目标是不同的，在进行改进的时候，也有可能与传统的CMOS工艺发生冲突。
3.肖特基二极管的工作原理
之所以金属半导体能够形成对垒，主要原因是由于不同的功函数引起的。将金属的功函数定义为技术费米能级与真空能级间的能量差，表示一个起始能量与费米能级相等的电子由金属内部移向真空中所需要的最小能量。该能量需要克服金属晶格与被拉电子与其它电子间的作用，还有一个作用是用来克服金属表面存在的偶极矩。因此，功函数的大小在一定程度上可以表述电子在金属中被束缚的强度。和金属类似，半导体的功函数也被定义为费米能级与真空能级间的能量差，因为半导体的费米能级通常处于禁带中，禁带中一般没有电子，因此该功函数的定义就可以看做是将电子带导带或者价带移向真空能级需要的平均能量。对于半导体来说，还有一个很重要的参数，就是电子亲和能，表示板代替导带底的电子向外逸出所需要的最小能量。
对于肖特基势垒的形成而言，假设现有一块n型半导体和一块金属，两者具有相同的真空电子能级，假设半导体的功函数比金属的功函数小，同时，假设半导体表面无表面态，那么其能带到表面都是平直的。此时，两者就形成一个统一的电子系统，因为金属的费米能级比半导体的费米能级低，因此半导体中的电子就会流向金属，这样金属表面就会带负点，半导体带正电。所带电荷在数值上是等同的，因此对于整个系统来说，还是保持电中性，从而提高了半导体的电势，降低了金属的电势。如果电势发生变化，所有的电子能级及表面电子能级都会随之变化，使之趋于平衡状态，半导体和金属的费米能级在同一水平上时，电子的净流动不会出现。原来的费米能级的差异被二者之间的电势差进行补偿，半导体的费米能级下降。
4.肖特基二极管的设计和布局
这种设计是基于标准CMOS工艺下，通过MPW在0.35μm工艺中得到实现的。当金属层直接沉积到低掺杂n型或p型半导体区域，形成一个肖特基二极管。当这两种材料彼此接触，由于电势差的存在就会产生一个势垒高度，电子必须克服的电流才能流入。低掺杂的半导体上的金属的阳极和半导体动脉插管，通过欧姆接触在阴极上。在我们的设计中只使用n型肖特基二极管。跨节的Al-Si肖特基二极管如图1所示。
在该设计中，没有出现P+有源区在n阱接触下接触材料是铝面积（等于到dxd）。因此，金属层将直接连接到低掺杂n阱区。其结果是形成了的Al-Si的肖特基二极管接触。对于铸造工艺中需要确定的参数，例如密度、功函数等，只能通过对该区域的肖特基二极管进行控制得以实现，进行二极管的I-V曲线或者其它参数的修改。
根据标准CMOS工艺基础上的肖特基二极管的布局及设计。首先，为了降低肖特基二极管的串联电阻，肖特基和欧姆接触电极之间的距离按照设计规则被设置为最小允许的距离。其次，采用肖特基二极管布局的方法。交织式的布局为每一个串联电阻提供了并联连接的途径，这是肖特基接触的优势所在。
5.所制作的二极管的测定结果
根据MPW，对肖特基二极管的不同部位通过三种交织方法进行标准CMOS工艺下的0.35μm制造，并对测得的结果进行了讨论。
5.1 I-V的功能
基于对串联电阻的考虑，肖特基二极管的IV功能可表示为：
通过拟合公式（3）和所测得的结果，我们可以得到实现SBD的方法，如表1的参数所示。
从表1中可以观察到，随着相互交织的树木的增多，串联电阻的阻值明显的降低。
为实现SBD的测量，势垒高度B的测量的统计结果如图3所示。在所测的90个样本中，SBD1、SBD2、SBD3各30个样本，从而求得实现SBD的势垒高度为0.44eV左右。
击穿电压是4.5V左右，在今后的工作中，在正常的SBD设计与生产中，击穿电压可以延长一些方法的使用，例如在自对准保护环境与SBD的制造过程中，
5.2 C-V的功能
其中，Nd为掺杂浓度的n-阱，Φn是费米能级之间的电位差和导带边缘相等于（EC-Ef）/q。
图4显示了测得的反向偏压为SBD的C-V曲线。
5.3 S参数测量和SBD高频建模
为了测量高频率的S参数设计的设备，每个SBD被放置了有三个探头焊盘。中间信号垫的大小是85μm×85μm和顶部/底部的的地面尺寸是85μm×135μm的。使用GSG探头和网络分析仪，我们可以得到S参数设计的SBD。但是，S参数的直接测量结果包括垫片、金属线和覆盖的寄生电容。对于设计的设备而言，尽管寄生参数是非常小的，但这些寄生参数是绝对不能被忽视的，在计算的时候应该将GSG探头直接测量的S参数减去。在本文所研究的设计中，我们制作两个虚拟的GSG信号垫作为测试装置，假如两个信号垫一个是伪GSG信号垫，一个是SBD信号垫，且两个信号垫同等大小。除此以外的虚拟信号垫都是开放的，这也就是我们所说的开放式信号垫。S参数由哑垫进行测量。接着就可以得到信号垫和金属线的寄生电阻和电容。将这些寄生参数减去，就能够得到S参数的无寄生电阻和电容。将这种方法称之为去嵌入技术。
使用测得的S参数可以抽象为高频模拟SPICE模型。图5显示SBD仿真离子模型的实现。L1和L2显示出的输入和输出串联电感。Ci和Co表示阳极输入输出电容和阴极节点。C1具有相互交织的肖特基二极管的两个端口之间的寄生电容。R1和R2为连接S参数下NWLL到地面下电阻的n-阱的模型。pn二极管反映的寄生虫n阱p-次二极管。在我们的设计中，可以用得到的pn二极管的参数通过标准CMOS工艺0.35μm的SPICE模型。
如图6所示，为S参数SBD1测量和模拟。表2给出了仿真离子模型的参数，频率SBD1从50MHz到40GHz，该模型可以匹配到30GHz的测量结果。
6.结束语
随着无线通讯具有的灵活性和高机动性的特点，其应用越来越广泛，也顺应了市场的需求。由于CMOS工艺在诸多的工艺中最为成熟、成本最低，却功耗最小，因此得到广泛的应用，随着技术的不断成熟，CMOS工艺基础上的肖特基二极管设计及实现也成为现实。也是未来射频集成电路发展的必然趋势。通过MPW在标准CMOS工艺制造的肖特基势垒二极管中的设计应用，可知铝硅接触的势垒高度约0.44eV。通过I-V，C-V和S参数测量可以实现SBD。通过本文所示，SBD设计的优势较为明显，最为显著的是设计成本较低，能够被广泛的应用与商业标准的CMOS工艺中。在以后的工作中，更多的重点将集中在标准CMOS工艺设计的SBD的反向击穿电压和频率范围扩展。
参考文献
[1]张兴杰，张世林，韩磊，郭维廉，侯贺刚，毛陆虹，谢生.标准CMOS工艺新型多晶硅PIN-LED的设计与实现[J].光电子.激光，2013（15）.
[2]孙旭光，张春，李永明，王志华，陈弘毅.超高频无源RFID标签的一些关键电路的设计[J].中国集成电路，2007（5）.
[3]陈鹏飞，陈许建，喻祖华，戴葵，邹雪城.基于标准CMOS工艺的UHF无源通讯电源电路设计与实现[J].固体电子学研究与进展，2012（25）.
[4]孙旭光，张春，李永明，王志华，陈弘毅.超高频无源RFID标签的一些关键电路的设计[J].中国集成电路，2007.
[5]邹勉.安森美半导体集成肖特基二极管的30V MOS-FET问世[J].半导体信息，2010（15）.
[6]姜兰举.肖特基二极管原理及应用[J].电子报，2008（6）.
[7]朱伟钢，张德忠，付红兵.一维轴向有机无机异质结肖特基二极管的制备及性能研究[J].化学学报，2012（28）.
[8]陈刚，陈雪兰，柏松，李哲洋，韩平.4H-SiC外延中的缺陷及其对肖特基二极管的影响[J].半导体技术，2008（31）.
[9]肖新东，张世林，毛陆虹，谢生，陈燕.标准CMOS工艺下单片集成MSM光电探测器的2Gb/s光接收机[J].科学通报，2011（15）.
