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数字频率计范文1
【关键词】Proteus软件；数字频率计；七段显示器
一、引 言
频率是工业生产和科学实验中一个非常重要的参数。许多生产过程都是在一定的频率范围内进行的，需要测量频率和控制频率。测量频率职业应用于电子、通信以及一些工业现场。
数字频率计是用数字显示被测信号频率的仪器，是计数、译码、显示以及触发器等数字器件的综合应用。它具有测量迅速、精度高、读书方便等优点。
本论文是测量方波频率的频率计，如果把机械振动频率、转动体的转动速度等先转换成电信号，同样可以用频率计测量。因此，数字频率计可以是一种应用很广泛的仪器。
图1是该数字频率计的方框图，主要由门控电路、计数器、锁存译码、显示等几部分组成。
二、方案论证
方案一：用CD4553作为十进制计数器，用74ls48（4线-7段译码器、驱动器）来驱动共阴数码管，显示部分采用四位一体的共阴数码管。用555组成的多谐振荡器产生的信号由CD4518内的一个计数器进行2分频得到1秒的闸门信号，一个计数器做加法得到3秒的闸门信号。
方案二：以D触发器为主组成的测频控制器负责测试启动，锁存计数以及计数清零。通过八个74160来做计数器，测得的实时频率就可以通过八个单个的LED进行显示。为了能实现一个八位LED的稳定显示，加入了锁存译码模块。为了更方便的进行测试不同的频率，电路中加入一个分频模块和选择模块，可以选择不同频率的信号进行检测。
按照方案一把整个电路设计完成之后，发现不能清零，效果实现的不好，所以放弃这个方案。用第二个方案能够很好地实现结果，而且思路清晰，还更进一步地进行了选择不同的频率测试，综合比较之后，选用了第二种方案。
三、工作原理
计数法测量频率是严格按照频率的定义进行测量的，它是在某个已知标准时间间隔TS内，测出被测信号重复出现的次数N，然后计算出频率f=N/TS。
以D触发器为主组成的测频控制器负责测试启动，锁存计数以及计数清零。通过八个74160做计数器，测得的实时频率通过八个单个的LED进行显示。为了能实现一个八位LED的稳定显示，加入了锁存译码模块。为了更方便的进行测试不同的频率，电路中加入一个分频模块和选择模块，可以选择不同频率的信号进行检测。
四、电路组成
（一）测频控制器
测频控制器模块CONTROL如图2所示，其输入信号有两个，一个是频率为1HZ的标准时钟信号CLK，一个是测试启动信号START；输出有三个信号，即计数器使能信号EN，寄存器锁存信号LOAD和计数器清零信号CLR。
START是整个频率测试仪的测试启动信号，当其为0时（按钮按下）计数器使能信号被强置为0，计数器不计数，频率计停止工作（即R为0时，输出Q为0）。当START为1时，EN将输出宽度为Ts的闸门控制信号，在EN=1期间，计数器对被测信号进行计数，在EN=0期间，计数器停止计数。可见EN是CLK的二分频信号，高低电平的脉宽均为Ts，LOAD是EN的反，EN的下降沿就是LOAD的上升沿，LOAD的上升沿用于控制锁存译码显示器CODE锁存计数值。为了正确的计数，在EN=0期间必须对计数器进行清零操作，以便在EN上升沿到来时计数器从零开始重新进行计数，所以在EN=0期间CLR必须清零有效一次。
（二）十进制计数器
十进制计数器如图3所示。
CLK是计数器的计数输入信号，CLR是低有效清零信号，EN是高有效计数允许输入信号。当EN为1，CLR也为1时计数器对CLK输入信号进行计数，当EN为0，CLR为1时，计数器不计数但保持以前的计数值。
为实现进位，低位计数器的JW接高位计数器的EN，见图4。本论文采用74LS160构成十进制计数器，总共有8个计数器，最多可计8位数。
D[3..0]为逻辑向量输出信号，它是十进制计数器的BCD码输出信号，由4位组成（D3，D2，D1，D0），代表计数器的计数值。另一个输出信号是进位端JW，每当计数器计满9个数后就使JW为高电平。
（三）分频器
分频器模块FINPIN如图5所示。
该模块实现把80kHZ的输入信号通过二分频得到40kHZ的信号，再二分频得到20kHZ的信号，再二分频得到10kHZ的信号，再二分频得到5kHZ的信号，再利用计数器C11进行十分频，得到500HZ的信号，再经C12十分频，得到50HZ的信号，最后经C13五十分频，得到1HZ的信号。
（四）多路选择器
多路选择器模块XUANZE如图6所示。74161实现8进制计数，74151实现8选1的数据选择。
该模块实现的是通过按键，选择不同的频率，第一次默认选择80kHZ信号，按第一下按键，选择40kHZ信号，按第二下按键，选择10kHZ信号，按第三下按键，选择500HZ信号，按第四下按键，选择1234HZ信号，按第五下按键，选择5678HZ信号，按第六下按键，选择1357HZ信号，按第七下按键，选择2468HZ信号。其中后面四个可自己任意设置频率，在8位数范围内即可。
（五）锁存译码显示器
锁存译码显示器模块DISPLAY如图7所示。
该模块的作用是实现直接驱动数码管，使测得的数据显示稳定。
五、实测结果
80kHZ频率测量结果显示如图8。
六、结论
本设计以D触发器为主组成的测频控制器负责测试启动，锁存计数以及计数清零。通过八个74160来做计数器，测得的实时频率就可以通过八个单个的LED进行显示。为了能实现一个八位LED的稳定显示，加入了锁存译码模块。为了更方便的进行测试不同的频率，电路中加入一个分频模块和选择模块，可以选择不同频率的信号进行检测。最终实现了用按键循环选择8种待测信号，由80 kHZ信号分频产生7种频率的待测信号，占空比均为50%，测量频率范围：1Hz～99999999 Hz，采用计数法测量被测信号频率，测量相对误差小于1%，最后由8位七段LED稳定显示。
【参考文献】
[1]韩芝侠.基于FPGA的8位十进制数字频率计设计[J].宝鸡文理学院学报（自然科学版），2012，10（1）：17-20.
数字频率计范文2
关键词:FPGA;多功能;全同步;频率计;VHDL
中图分类号:TN74;TP368.1文献标识码:B
文章编号:1004-373X(2010)02-151-03
Design of Multi_functional Full_ synchronization Digital Frequency
Meter Based on FPGA
RAO Chengming1,2,MA Xizhi1
(1.College of Mechanical and Electrical Engineering,Nanjing University of Aeronautics and Astronautics,Nanjing,210016,China;
2.Wuxi Institute of Technology,Wuxi,214121,China)
Abstract:Based on the analysis of frequency_measuring methods,the full_synchronization theory is introduced,and a multi_functional full_synchronization digital frequency meter controlled by SCM_AT89C51 and VHDL Language is used for developing a program in Max+Plus Ⅱ through FPGA chip is presented.This design methods can meet the needs of measurements for rate,resource and frequency accuracy of the frequency meter.
Keywords:FPGA;multi_function;full_synchronization;frequency meter;VHDL
0 引 言
在电子技术领域内,频率是最基本的参数之一。由于测频的重要性,也使测频方法有了很大的发展。常用的数字频率测量方法有M法(直接测量法)、T法(周期测量法)和M/T法(等精度测量法),但这三种方法都存在±1个计数误差的问题。全同步测量法的提出,从根本上消除了测量精度±1个计数误差问题[1],从而使频率测量的精度和性能大为改善。
基于传统测频方法的频率计测量精度随被测信号频率的变化而变化,且功能单一,成本较高,在实用中有很大的局限性[2]。全同步测量不但有很高的测量精度,而且在整个频率区域能保持恒定的测量精度,同时通过功能的扩展,可以解决电信号和非电量的多个参数测量,从而实现功能的多样化。在此,基于对单片机控制技术、FPGA器件和全同步测量方法的研究,给出一种利用FPGA实现DC-50 MHz多功能全同步数字频率计的实现方法及其仿真波形。整个系统在研制FPGA/CPLD实验开发系统上调试通过。采用这种方法,可以大幅度缩短设计周期,并使设计产品具有小型化,功耗低,速度高,集成度和可靠性高的优点。
1 全同步测频原理
M/T法的测量精度不仅取决于基准时间和计数器的计数误差,还取决于频率,频率不同,则其精度不一样。M法在高频段的准确度相对较高,T法在低频段的准确度较高,M/T法在整个测试频段的精度一样。闸门信号是被测信号的整数倍,与被测信号同步,因此大大减少了误差,但由于只与被测信号同步,而不与标准时钟同步,因此还是存在着±1个计数误差。其测量频率原理如图1所示[3]。
图1 等精度测频原理
若不计标准时钟误差,则测量的相对误差计算为:
δ=(|fx-fx′|/fx×100%=1/(Tsfs)(1)
式中:fx为被测信号频率的真实值;fx′为被测信号频率的测量值;Ts为闸门时间;fs为标准时钟频率。
由式(1)可知,误差与闸门时间及时钟频率有关,闸门时间越长,标准时钟频率越高,误差越小。由于用等精度频率法测量时所取的标准时钟一般都比较高,因此±1个计数误差相对很小。标准时钟频率不可能无限制提高,并且随着频率的提高,产品成本成倍增加,对于生产应用没有意义。因此该设计采用改进的等精度频率测量方法,即全同步测量来实现数字频率计的设计。在全同步的情况下,闸门信号不仅与被测信号同步,还与标准时钟同步,其原理图如图2所示[4]。
图2 全同步测频原理
设开启闸门时脉冲同步时间差为Δt1;关闭闸门时脉冲同步时间差为Δt2;脉冲同步检测最大误差为Δt,则有Δt1≤Δt,Δt2≤Δt。频率测量的相对误差为:
δ=|fx-fx′|/fx×100%=
|Δt1+Δt2|/Ts≤2|Δt|/Ts(2)
由式(2)可知,误差只与脉冲检测电路的准确度有关,采用控制误差的方式可有效地提高频率测量精度,而且实现起来比提高标准时钟频率更容易。在以上分析的基础上,该设计采用FPGA实现多功能数字频率计,由74LS系列与非门来实现脉冲全同步检测。脉冲同步检测电路如图3所示[5]。
图3 脉冲同步检测电路
图3中,U1~ U8为74LS系列与非门,同步检测电路由门电路的延时构成。当且仅当Fx与CLK的上升沿在延时时间内同时到达时,U8才会输出高电平。
74LS系列与非门的延时最小为4 ns,最大为15 ns,因此最大误差为11 ns。根据式(2)可得:
δ=2|Δt|Ts=2×11×10-9Ts=22109Ts
当Ts=1 s时,其精度可达到10-7,如果再减少相位误差,则可提高频率计的精确度。
2 多功能全同步频率计模块设计
该设计选用的是Altera公司生产的FPGA(Field Programmable Gate Array) 芯片,该芯片型号为EP1C6Q240C8,属应用VHDL语言数据类型,它的结构是层次化的,利用这些丰富的数据类型和结构模型,可对复杂的数字系统进行逻辑设计,并用计算机进行仿真。在对其逐步完善后,再进行自动综合,最后下载到可编程逻辑器件中,从而完成设计任务。
2.1 硬件电路设计系统原理图
系统组成原理框图如图4所示[6]。该系统由一片FPGA完成各种测试功能,并实现计数。系统控制由AT89C51单片机完成,包括对键盘信号、测量结果、FPGA测量过程、LED显示等信号和数据的处理[7]。被测信号通过整形电路整形后,送入FPGA芯片测频计数。单片机由外接12 MHz标准晶振提供时钟电路。用50 MHz的有源晶振作为FPGA的标准频率。电源部分采用220 V交流电压变压、滤波、稳压后得到5 V电压供整个系统使用。
图4 系统原理框图
2.2 FPGA实现模块
在电子设计领域,可编程逻辑器件(Programmable Logic Devices,PLD)的出现,改变了传统系统设计由门级电路到模块再到系统的设计方法,而是由顶层到底层的设计,使系统设计和升级具有极大的方便性和灵活性。FPGA是目前应用最广泛的可编程器件之一。它的设计需在专用的设计环境下,经过设计输入、编译、仿真、综合等步骤[8],再通过下载器下载到与FPGA配套的储存器件中,当系统工作时,FPGA会自动读取数据,从而实现预定的电路设计功能。
该频率计的测试功能都由FPGA完成。根据测频原理,利用VHDL语言编写各个部分逻辑模块,实现框图如图5所示。
设计原理图主要由脉冲同步检测电路、控制器、计数器、相位测量、脉宽/占空比测量、多路选择器电路等组成。以测频为例,工作原理如下:被测信号TCLK及标准时钟BCLK分别送给脉冲同步检测电路及测频电路中的两个计数器,当脉冲同步检测电路检测到TCLK与BCLK同步时,脉冲同步检测电路发出同步信号,两个计数器开始计数,同时控制器发出指令,由多路选择器选择测频开始;当脉冲同步检测电路再次检测到同步信号时,又发出同步信号,测频模块中两个计数器停止计数,同时计数器所得数据传输给控制电路运算,所得结果就是被测信号的频率。
图5 FPGA模块电路原理图
2.3 软件设计
各种测试功能流程如图6所示[9]。以测频为例,在系统初始化后,由键盘扫描子程序读入要执行的功能键;读入键之后,立刻跳转到测频子程序;测频子程序先置测频控制位SPUL,CL,SEL,将FPGA内的计数清零,然后将预置门的时间值读入单片机再打开预置门进行测频计数,等预置门时间到后,关断预置门;然后FPGA给单片机一个结束信号,单片机读到结束信号后,通过DATA端,分四次将测频结果的32位数据读入单片机,计算后将结果转换为BCD码送入LED显示输出。由于测控主程序较长,这里不给出。
图6 单片机主程序流程图
2.4 FPGA芯片顶层设计及仿真结果
根据图5所示的模块电路设计原理,并经过VHDL编程,得到各模块的VHDL设计实体。对各模块的设计实体在Max+Plus Ⅱ中进行仿真,验证各模块的正确性。设计一个顶层文件把各模块按图5连接起来,便构成了一个全同步多功能数字频率计的FPGA内部硬件电路。图7给出测频顶层文件的仿真结果。
图7 测频顶层文件仿真波形图
3 结 语
与传统的频率计相比,基于EDA技术设计的频率计简化了电路板的空间,提高了系统设计的可靠性。在设计中采用全同步和两个同步的32位计数器,无需选择量程便可实现宽频高精度的频率测量,并在FPGA中实现系统集成,达到预期效果。该频率计还具有扩展功能,配上相应的转换器可测量电压、电流、功率和电阻等电量;配合传感器还可以测量长度、位移、重量、压力、温度、转速、速度等非电量[10]。因此,全同步多功能频率计有着广泛的应用空间。
参考文献
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数字频率计范文3
【关键词】数字频率计;单片机;显示
1.引言
数字频率计是直接用十进制码来显示被测信号频率的一种测量装置。作为一种基础测量仪器，已在教学、科研、高精度仪器测量、工业控制等领域有较广泛的应用。
试验中设计的频率计测量的频率范围在1Hz-10MHz之间。能够测量任何该频率段内的周期信号的频率，延时要小，测量迅速，以十进制数显示，便于读数，单位以Hz或KHz显示，自动转换单位。
方案1：目前市场上的频率计多数使用专用计数芯片和数字逻辑电路计数，测量原理图如图1所示。
图1 计数芯片设计频率计的基本原理
计数芯片是通过外部时钟电路产生的时间基准信号控制计数器的计数和保持状态的，计数器的测量精度很大程度上就取决于时间基准信号的精度。其次，要实现量程转换，需要人为选择量程，对时钟电路产生的时间信号分频得到不同量程所需的时间基准信号，完成一次计数后要对电路产生控制信号送入计数器，使计数器清零以便下一次计数，这使得电路比较复杂。再者，这种专用芯片的价格比较高，就决定了制作的频率计的成本会很高。基于以上考虑，就否定了这种用计数芯片计数的方法。
方案2：现在单片机的使用比较广泛，我们可以考虑用单片机设计频率计。使用单片机设计时通常采用两种办法：1）使用单片机自带的计数器对输入脉冲进行计数，或者测量信号的周期;2）单片机外部使用计数器对脉冲信号进行计数，计数值再由单片机读取。这里我们用第一种的直接测频法。以AT89C2051单片机为核心，利用其内部的定时（计数）器来完成待测信号频率的测量。单片机的其中一个定时/计数器定时，另一个计数。另外还可以通过软件编程实现自动换档，使电路结构大为简化。
比较以上两种方案，很容易发现两者的优缺点：
方案1需要人为选择量程，电路复杂，专用芯片的价格比较高，制作的频率计的成本高;
方案2可实现自动换档，取材方便、电路简单，制作成本低。
从而确定了使用单片机计数的方案。
2.数字频率计的基本原理
频率的定义是单位时间（1s）内周期信号的变化次数。若在一定时间间隔T内测得周期信号的重复变化次数为N，则其频率为：
F=N/T
所以测频就是测量单位时间内脉冲个数，则首先就要对输入信号整形，变换成矩形脉冲，送入计数，计数完成后显示频率值。据此，设计原理如图2所示。
图2 数字频率计的基本组成
3.软件设计
软件部分主要包括实现选择对不同分频信号计数程序、对数据处理程序及显示程序。为使CPU不把大部分时间用在等待定时/计数结束，数码管在单片机在计数的同时仍能显示，就需要采用中断方式。在主程序中，对定时/计数器设初值并开中断，运行显示程序，当T0定时到时产生中断，在中断处理子程序中对数据处理，并重新对定时/计数器设初值。由于中断服务子程序时间非常短，所以视觉上数码管没有停止显示。
具体的工作过程为：
通过软件设置单片机P1.5和P1.6，即设置了数据选择器的地址端A和B，选择对100分频的信号测频，清零标记位（25H）.0表示选择100分频;T1清零，T0定时100MS同时启动T1计数和T0定时;
定时到时产生中断，T1停止计数，判断标记位（25H）.0，为零表示单片机对100分频的信号计数100MS，判断计数值是否小于5000，（小于5000说明信号未经分频的频率值小于5MHz），若大于5000表明信号频率大于5MHz，信号实际频率为：计数值×100×10Hz，所以信号频率值可直接用计数值表示，单位为KHz;
若计数值小于5000，继续判断计数值是否小于500（小于500说明信号未经分频的频率值小于500KHz），若大于500表明信号频率在500 KHz-- 5MHz内，这时就没必要对信号100分频，只需要10分频就可以，通过软件设置单片机P1.5和P1.6，即设置了数据选择器的地址端A和B，选择对10分频的信号测频，标记位（25H）.0置1，标记位（25H）.1置1，表示计数值为10分频的计数，重新把T1清零，T0定时100MS同时启动T1计数和T0定时，定时到时产生中断，T1停止计数，判断标记位（25H）.0为1，表示不是100分频的计数，判断标记位（25H）.1为1表示计数值为10分频的计数，信号实际频率为：计数值×10×10Hz，所以信号频率值为计数值除以10，单位为KHz，实际上可以直接在计数值的左边第二位加小数点，表示对计数值进行了除以10的处理，设置标记位P1.7为1，表示是分频的计数，需加小数点，这时需要把所有标记位清零以便下一次计数;
若计数值小于5000也小于500说明信号未经分频的频率值小于500KHz，这时就没必要对信号分频，通过软件设置单片机P1.5和P1.6，即设置了数据选择器的地址端A和B，选择对不分频的信号测频，置1标记位（25H）.0清零标记位（25H）.1，表示计数值为不分频的计数，重新把T1清零，T0定时100MS同时启动T1计数和T0定时，定时到时产生中断，T1停止计数，判断标记位（25H）.0为1，表示不是100分频的计数，判断标记位（25H）.1为0，表示计数值不是10分频的计数，所以计数值为不分频的计数，信号实际频率为：计数值×10Hz，所以信号频率值为计数值乘以10，单位为Hz;但在低频时，如果信号频率小于10Hz，计数100MS就无法测量信号频率，所以这时还有必要重新对T0置数，使其定时1S，T1也重新计数，设置标记位P3.2为0表示计数值是1S的计数，不用对计数值乘10。
由以上分析可知，通过软件编程就可实现量程的自动转换。
计数完成后需要对数据处理：
（1）由T1得到的计数值为二进制，需要转换为十进制才能显示，可通过软件编程实现;
（2）进制转换完后卫压缩的BCD数，要把压缩BCD数转换为分离BCD数。
程序流程图如图3、4、5所示。
各子程序流程图如图5所示。
4.总结
把已知频率的标准信号输入到制作好的频率计上，观察频率计显示数值发现与标准信号的频率值存在一定的延迟和差值，这种误差的产生主要是因为电路中各芯片的延迟和程序中对T0定时和T1计数时间并不是完全相等。但测得值与标准值相差不大，考虑到做模拟电路实验时用到的频率范围及对频率计的性能要求，在此制作的频率计完全可以应用在模拟电路实验中。
注：由于某种原因，在此，设计的程序不予刊发。
参考文献
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数字频率计范文4
关键词：脉冲信号参数测量仪；FPGA；信号发生器
中图分类号：TM935.4 文献标识码：A 文章编号：1007-9416（2017）03-0173-03
Abstract：This paper presents a design of pulse parameters tester programme， introduction to FPGA is used to control， achievement of pulse amplitude， frequency， duty cycle， rise and fall time measurement. Measuring method of signal parameters of this programme is to signal to be measured resistance voltage， precision half-wave rectifier， ADC sampling the op-amp output terminal directly， which measured signal amplitude. Signals to be detected by a high-speed voltage comparator separately compared with the peak 10%， 90%， comparing results to FPGA， FPGA timer counting function， access to frequency， duty cycle and the pulse rise and fall time tr。
Key Words：Pulse Parameter tester； FPGA； Signal Generator
脉冲参数测试仪是在信号类常用的一种仪器，用它可以测量峰峰值、有效值、频率、上升沿和下降沿时间、占空比等。大型台式的测试仪功能比较齐全，而手提便携式的功能还没那么完善且生产数量较少，测量精度也没有台式的高。现在最便携式的测量仪器普遍用的就是万用表，它可以测量直流电压、电阻、电流、电容等。本设计采用FPGA作为主控芯片，以整形电路、控制电路、显示电路三大模块为基础，设计出测量峰峰值、频率、占空比、上升沿和下降沿时间的参数的脉冲参数测试仪。本文主要介绍了三大模块电路，并对相应的硬软件设计思路方法进行阐述。
1 方案理论分析
我们设计的脉冲信号测量仪主要分为以下几个部分：精密整流半波电路、电压比较器、FPGA控制系统以及LCD显示。本设计中的核心是由FPGA构成的控制系统，ADC通过对THS3001输出端口进行电压采样，测量信号电压幅度。FPGA内部的计数定时功能来完成待测信号频率、占空比以及脉冲上升时间的测量。
信号参数测量仪。
本方案主要以FPGA为核心控制系统，利用FPGA的硬件计数功能来实现信号参数的测量，并且利用FPGA把测出的数据送到LCD显示。其原理框图如图1所示。
方案的核心器件是FPGA，在高速环境下，FPGA比单片机更加适用，且使用FPGA大大降低硬件电路的复杂程度，减小体积，使电路的工作也更加稳定可靠。抗干扰和速度上，FPGA比单片机更有优势。
2 硬件电路设计
2.1 主控芯片的选择
FPGA用的是功能强大的Altera公司的Cyclone IV FPGA（含22，320逻辑单元），有32 MB的SDRAM，2 KB的EEPROM和64 Mb的串行配置存储设备。DE0-Nano是用Cyclone IV FPGA设计的紧密型开发平台，有着的一系列接口，包括 2 个可用于扩展的外接的 GPIO 在内，板载的存储设备包含有同步动态随机存取存储器（SDRAM）和电可擦除只读存储器（EEPROM），可用于较大容量的数据存储和帧缓冲，同时也配置有一般用户频繁使用的 LED 指示灯和按键等设备。
2.2 精密半波整流电路
本方案的精密半波整流路是使用运放THS3001和二极管2AP9实现的。
待测信号通过电阻分压，将1/3信号电压送到THS3001的同相端。电阻和两个二极管接在反馈回路，构成精密半波整流电路。对输入信号进行半波整流。ADC在输出端进行电压采样，并将该信息送入到FPGA进行处理。
2.3 LMV7219M5电压比较电路
本设计的电压比较电路采用LMV7219M5，该芯片是一款低功耗、高速电压比较器内部迟滞，推＼拉轨到轨输出。电路使用两个LMV7219M5，分别对0.5Vm与0.9Vm进行比较。将基准电压与待测信号分别输入LMV7219M5的反相端和正相端，通过两个输入端的电压比较，决定输出端口的电平高低，将其高低电平信息送至FPGA的相对应的管脚。
2.4 THS3001运算放大电路
FPGA产生3.3v，1MZ的脉冲信号，送到THS3001运放同相输入端，THS3001具有高达6500v/μs的转换速率，420mhz的-3db带度和良好的带内平坦度，在110mhz时，增益仅下降0.1db；大信号应用时具有40ns的建立时间；差分增益误差小于0.01%，差分相位误差小于0.02%；非线性失真小于-96db；电源电压可在±4.5～±15v之间选择，单电源工作时可在9～30v之间使用；输出电压最大可达±12v。ths3001的最大共模输入电压可接近±vcc，最大差模输入电压可达±6v，最大输出电源达100ma，经过运放放大达到5V的输出幅度。
3 程序设计
3.1 程序设计框图
3.2 显示程序
本设计采用12864显示屏，显示内容为128*64，相比与只能显示英文和数字的1602，12864能显示多行汉字，方便将需要的数据能显示在一个屏幕上.显示程序采用定时器自动扫描，定时将FPGA采集到的数据显示在显示屏上，并可开关背光灯。
3.3 稻莶杉程序
频率测量采用的是计数法。这是指在一定的时间间隔T内，对输入的周期信号脉冲计数为N，则信号的频率为F= N /1。测量的相对误差为I/N x100 。脉冲信号占空比，脉冲信号幅度和脉冲信号上升时间和频率的测量方法类似，这里就不再进行累述。
4 测试方案与测试结果
4.1 测试方案
（1）电路测试 将设计好的电路在仿真软件上进行仿真运行，通过分析仿真结果，调整各个参数的设置，优化电路结构。
（2）软件仿真测试 将主逻辑在电脑上编译运行，检查输出结果及动作时序。
（3）硬件软件联调 将烧录好固件的FPGA连接至电路部分，并以标准脉冲作为被测信号输入，检查LCD显示的各个参数是否符合要求。
4.2 测试结果及分析
4.2.1 频率测量结果
在输入电压为5V，占空比为50%，脉冲信号上升时间为200ns（如表1）。
4.2.2 占空比测量结果
在输入频率为1MHZ，电压为5V，脉冲信号上升时间为200ns（如表2）。
4.2.3 电压幅值测量结果
在输入信号频率为1MHZ，占空比为50%，脉冲信号上升时间为200ns（如表3）。
4.2.4 脉冲信号上升时间测量结果
在输入信号频率为1MHZ，占空比为50%，电压为5V（如表4）。
4.2.5 信号发生器参数测量
信号发生器所产生的信号频率为1MHZ，幅度为4.99V，脉宽时间为100ns， 上升时间为16ns，过冲为2%。
5 结语
通过上述测量值与实际值的对比可以得出，本设计制作的脉冲参数测量仪和信号发生器的精度较高，稳定性能较好，适合用作便携式脉冲测量仪且该设计成本较低，非常适用于工业。
参考文献
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数字频率计范文5
【关键词】频率计；FPGA；等精度
1.引言
在测量技术中，使用比较广泛的是对宽频率范围的时间和宽的频率测量技术。而数字式的频率和时间的测量技术具有精度高，读数方便等优点，因而成为当前普遍使用的时间和频率的测量方式。虽然构成测量频率的仪器使用直接计数的方法构成是最简单的，但是直接计数方法的测量精度并不高，而且随着被测信号频率的变化测量精度也会变化，而多周期同步测量的方法虽然没有在实质上达到提高测量精度的目的，但是对高低频信号能实现相同的测量分辨率[1]。这种测频方法在实现高精度频率测量的同时大大减少了对硬件的需求，从而对电路的体积也实现了小型化。
2.基本原理
使用多周期同步法测频技术，可以提高测量精度，并且可以实现整个测量频段内的等精度测量，其原理就是多周期同步法测频技术的闸门时间随着被测信号周期的变化而变化，实现了与被测信号周期的同步，从而消除了对被测信号计数产生的误差[2]。
如图1，一开始，闸门电路等待时基闸门电路发出的开启信号，计数器检测到被测信号的上升沿后才开始计数[3]。接着，计数器A对被测信号计数，计数器B对时基脉冲技术。而当闸门关闭等到时基闸门电路给出的信号后，两组计数器一直等到被测信号上升沿到来的时刻才真正结束计数，从而完成一次测量过程。可以看出时基闸门与设定的闸门并不是严格相等，但最大差值不会超过被测信号的一个周期，被测信号的计数值是准确的不存在±1误差。
被测信号频率的计算方法如下：
设被测信号的计数值为N，对时基信号的计数值为N0，时基信号的频率为，闸门时间为，则被测信号的频率为：
计数器的开闭与被测信号是完全同步的，即在实际闸门中包含整数个被测信号的完整周期，因而不存在对被测信号计数的±1误差，由上式微分可得：
得到测量分辨率为：
由上式可以看出，测量分辨率与被测信号频率的大小无关，仅与实际闸门时间及时基频率有关，即实现了被测频带内的等精度测量。闸门时间越长，时基频率越高，分辨率越高。
3.软件各模块设计与仿真
3.1 时基闸门模块
时基闸门模块的主要功能是为两个计数器提供清零信号和时基闸门信号，同时为计数器A提供结果输出的控制信号。由于整个系统的标准频率信号为50MHz，量程为5Hz—200MHz，为了尽量提高测量精度，采用的闸门时间为1s。具体实现方法为将标准信号计数分频计数产生2Hz左右的信号，将该信号的高电平作为闸门时间，在信号的低电平的时刻，根据计数器的计数值，先后分别产生数据输出信号和清零信号。图2是该模块的仿真结果。
3.2 计数模块
具体的实现方式为，首先由时基闸门电路给出闸门开启信号，此时，计数器A和B并不开始计数，而是等到被测信号的上升沿到来时，计数器A才真正开始计数，与此同时计数器A输出另一个闸门开启信号，计数器B接到A的闸门信号后开始计数。然后，两组计数器分别对被测信号和时基脉冲计数。当时基闸门电路给出闸门关闭信号后，计数器A和B并不立即停止计数，而是等到被测信号上升沿到来的时刻计数器A才真正结束计数，与此同时计数器A输出一个闸门关闭信号，计数器B收到该信号后停止计数，完成一次测量过程。可以看出，实际闸门与设定的闸门并不严格相等，但最大差值不超过被测信号的一个周期，被测信号的计数值是准确的不存在±1误差。
3.3 运算处理单元
运算处理单元是整个系统最复杂的部分，也是整个系统消耗资源最多的部分。整个运算处理单元要完成两个计数结果的运算处理，同时将处理得到的二进制结果转换成二进制的BCD码。本设计中乘法器的设计直接采用综合工具元件库内的乘法器，用booth编码和WALLACE TREE的结构实现。倒数单元采用除法器实现，考虑到是无符号的除法，本设计中采用的是基本的存储式除法器。BCD码的转换主要采用除法器和加法器实现，由于本设计要得到除法运算的商和余数。所以除法器的设计没有采用乘法器实现，而直接采用常系数除法器完成除10运算。图3是该模块的方框图。
4.实验结果
实验测试数据如表1所示。
`5.结束语
本文所采用的等精度频率测量原理，由被测信号来启动计数器的时基闸门，实现了被测信号的无误差计数。实验表明，该频率计基本达到了预期的设计指标。克服了传统的直接测频法和测周法的缺点，能在频率范围变化较大时，都有比较高的测量精度。
参考文献
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数字频率计范文6
关键词: VHDL语言；等精度测量；数字频率计
中图分类号：U492.3+23 文献标识码：A
1 引言。频率检测是电子测量领域的最基本也是最重要的测量之一。频率信号抗干扰能力强、易于传输，可以获得较高的测量精度，所以测频方法的研究越来越受到重视。等精度测量消除了对被测信号计数所产生的正负1误差，并且达到了在整个测试频段的等精度测量，测量信号的精度不随所测信号频率的变化而变化。
2 等精度频率测量算法。精度测频方法的闸门时间不是固定的值，而是被测信号周期的整数倍，即与被测信号同步，因此，避除了对被测信号计数所产生±1个字误差，并且达到了在整个测试频段的等精度测量。在测量过程中，有两个计数器分别对标准信号和被测信号同时计数。首先给出闸门开启信号(预置闸门上升沿)，此时计数器并不开始计数，而是等到被测信号的上升沿到来时，计数器才真正开始计数。然后预置闸门关闭信号(下降沿)到时，计数器并不立即停止计数，而是等到被测信号的上升沿到来时才结束计数，完成一次测量过程。
3 设计仿真与实现。本设计实现信号源模块、控制模块、计数模块、锁存器模块和显示器模块5大模块,下面分别介绍三个模块的结构和实现方法。
3.1 信号源模块。信号源是为了产生1MHz 的门控信号和待测的定频信号，而对输入系统时钟clk（50MHz）进行分频的模块，设计源代码PIN1MHZ.VHD 对输入系统时钟clk（50MHz）进行分频产生1MHz 信号。
3.2 分频器模块。此程序要求将1MHZ的输入频率分别进行21分频(产生500KHZ的输出频freq500k)、23分频(产生125 KHZ的输出频率freq125k)、25 分频(产生31250HZ的输出频freq31250)、27分频(产生7812HZ的输出频率freq7812)、29分频(产生1953HZ的输出频率freq1953)、211分频(产生488HZ的输出频率freq488)、213分频(产生1HZ的输出频率freq1)。
3.3 测频控制信号产生器模块。控制模块的作用是产生测频所需要的各种控制信号。控制信号的标准输入时钟为1HZ,每两个时钟周期进行一次频率测量。该模块产生的3个控制信号，分别为TSTEN,LOAD,CLR_CNT.CLR_CNT信号用于在每次测量开始时，对计数器进行复位，以清除上次测量的结果，该复位信号高电平有效，持续半个时钟周期的时间。TSTEN为计数允许信号，在TSTEN信号的上升沿时刻计数模块开始对输入信号的频率进行测量，测量时间恰为一个时钟周期(正好为单位时间1s)，在此时间里被测信号的脉冲数进行计数，即为信号的频率。然后将值锁存，并送到数码管显示出来。设置锁存器的好处是使显示的数据稳定，不会由于周期性的清零信号而不断闪烁。在每一次测量开始时，都必须重新对计数器清零。
3.4 锁存器模块。锁存器模块也是必不可少的，测量模块测量完成后，在load信号的上升沿时刻将测量值锁存到寄存器中，然后输出到显示模块。
3.5 十进制计数器模块。计数器模块是由8个带有异步清零端，进位信号输出的模为10的计数模块级连而成。此十进制计数器的特殊之处是，有一时钟使能输入端ENA，用于锁定计数器。当高电平计数允许，低电平时计数禁止。计数器模块用于对输入信号的脉冲进行计数，该模块必须有计数允许、异步清零等端口，以便于控制模块对其进行控制。
3.6 显示模块。在本设计中设计了一个3位的循环计数器，将计数结果输入到译码器，译码结果输出即可依次使能每个LED。
4 顶层模块设计
数字频率计的顶层文件如图1：
在硬件电路上，用FPGA取代传统的集成电路和单片机作为主要载体，除了输入和输出显示等少数电路外，其它大部分电路都可以集成在一片FPGA芯片中，大大降低了电路的复杂程度、减小了体积、电路工作也更加可靠和稳定，速度也大为提高。在开发方式上，用自顶向下的的系统开发方法取代了传统的自下而上的硬件堆砌式开发模式。借助HDL语言通过EDA工具进行设计相当灵活和高效，不需要象以前那样反复搭建实际电路来验证和修改设计方案，因而大大提高了设计效率和产品开发周期，同时也降低了开发成本。在设计理论上，由于目前比较流行的等精度或全同步测频理论在FPGA开发中应用较多，相关实现技术比较成熟，可参阅资料也很多。因此本文选择了在FPGA开发中研究和应用的比较少的直接计数测频法，并对其实现过程中的重点、难点及细节进行了详细研究并给出了实现方法，充实了其相关理论及应用体系。
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