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电压比较器范文1
[关键词]CMOS回踢噪声比较器
中图分类号:TN98文献标识码:A文章编号:1671-7597(2009)1210042-02
一、引言
在现代通信和信号处理系统中,模数转换器是非常重要的一个电路模块,特别是在以电池供电为主的便携式移动通讯终端中,更是需要高速、低功耗、高分辨率的ADC作为数字信号处理的接口。
由于动态闩锁结构的比较器具有速度高功耗小的特点,因此在Pipeline ADC中被广泛采用。但是在闩锁比较器中,若其再生节点上面有大的电压改变时,该改变会通过输入MOS管的寄生电容耦合到比较器的输入,因此而使输入电压扰,从而降低转换器的精度,这个干扰通常称为回踢噪声。当pipelined ADC中同时有大量的比较器同时进行开关操作时,该回踢噪声会严重影响输入电压及参考电压,从而使ADC的精度大大降低。
本文提出了一种改进的CMOS动态闩锁电压比较器结构,通过对电路中主要指标的分析和优化设计,使该比较器达到了很小的回踢噪声和较高的工作速度。
二、闩锁比较器结构
现有闩锁比较器的结构有很多种,这里主要对class-AB闩锁比较器及动态闩锁比较器两种比较器的结构从功耗、速度和回踢噪声等方面进行比较分析。
(一)class-AB闩锁比较器
Class-AB型闩锁比较器典型电路如图1所示。
图1Class-AB型闩锁比较器
当Vlatch为低电平时,M5关断,使M3a/M3b上没有任何电流流过。而M4作为复位开关,使M2a/M2b作为输入差分对管M1a/M1b的负载管。当Vlatch
变为高电平时,再生过程开始:复位开关打开,晶体管M2a/M3a和M2b/M3b形成两个背靠背的反相器,在再生相的开始阶段将两个小的输出电压再生为全摆幅的数字电平。
该类比较器具有以下显著特点:
1.其再生过程同样由两个耦合的CMOS反相器完成。在再生过程中,瞬间增大的电流给输出节点充电,使再生过程变得很快速。
2.在该类比较器中,其输入差分对的漏端都是直接连接在再生节点上,由于该电路只有一个极点,所以输出电压会更快的响应输入电压的变化。同时,由于输出节点上有轨至轨的电压改变,而该改变会通过寄生电容耦合到输入节点,所以该结构的回踢噪声很大。
总之,Class-AB型闩锁比较器有速度快、高效的特点,但回踢噪声较大。
(二)动态闩锁比较器
虽然Class-AB型闩锁比较器效率高,但其在复位相及再生完成后仍然消耗功耗。而动态闩锁比较器,只有再生阶段才有功率消耗。其典型结构如图2所示。
图2动态闩锁比较器
当Vlatch为低电平时,晶体管M4a/M4b和M5a/M5b将输出节点及差分对管(M1a/M1b)拉至VDD,M6关断,整个电路无电流。当Vlatch为高电平时,复位管关断;电流流过M6和差分对管。根据输入电压的不同,耦合反相器M2a/M3a和M2b/M3b中的一个,会获取更多的电流,从而决定最终的输出状态。
再生完成后,一个输出节点电压将变为VDD;另一个输出节点和差分对管的两个漏端电压都将变为0V。在这种情况下,整个电路没有电流,从而使电路的功率效率达到最大值。
由于差分对管M1a/M1b的漏端有轨至轨的电压变化,所以会产生大的回踢噪声。不仅如此,在这种比较器结构中还有另外的回踢噪声源存在:差分对管操作范围的变化。在复位相,整个电路没有电流流过,且差分对管M1a/M1b关闭。在再生相的开始阶段,电流开始流过M1a/M1b,其VDS很大,晶体管处于饱和状态;当其漏端电压变为0时,它们进入三极管区。操作区域的改变伴随着其栅电压的改变,所以会相应的引起其输入电压的改变。
三、改进的闩锁比较器
如图3所示为改进后的闩锁比较器结构,其由预放大输入对管M7/M7'和M8/M8'和主比较器结构所组成,在主比较器前面增加预放大输入对管有两个方面的作用:一是应用于piplelined ADC中时,可以直接四端输入,而不需要采样电容,这样大大减小了ADC的面积;二是更大程度上减小回踢噪声。
图3改进的闩锁比较器
在复位周期,clk和clk'均为高电平(其中clk'要比clk晚关断几百皮秒),输入差分对管MP1和MP2将差分输入电压Vid(Vid=Vip-Vin)转换成差分电流馈送到CMOS动态闩锁的两个输入端,传输门MN1和MN2导通将差分电流传输到动态闩锁的两个输出端A和B,MN5导通使得差分电流从MN5上流过,故流过MN3和MN4的电流相等,因此NMOS触发器状态不能翻转。由于MN5导通电阻的影响节点A和B之间存在一定的电压差。MP5关断,没有电流流过PMOS触发器,因此MP3和MP4关断。
当clk'变为低电平时,进入比较周期,MN5关断,MN3和MN4形成正反馈的连接,因此NMOS触发器首先开始再生。MP5导通,MP3和MP4随之导通,电流从PMOS触发器流向NMOS触发器,过几百个皮秒后PMOS触发器开始再生进一步加快整个了再生速度,由于再生过程是一个强正反馈的过程,这个电压差被迅速放大直到等于电源电压。假设复位周期Vip小于Vin,则差分电流从A点流向B点,由于MN5导通电阻的影响,故复位周期A点的电压比B点的电压高,在比较周期,由于正反馈作用,最终A点的电压不断升高直到电源电压,而B点的电压不断下降直到地电位,相应地输出Vout+锁存为低电平,输出Vout-锁存为高电平;反之,则Vout+为高电平,Vout-为低电平。在比较周期MN1和MN2关断将次级输入对管与动态闩锁的输出相隔离减小了回踢噪声,而两个次级输入对管又接前级预放大电路,所以对输入信号(Vin+、Vin-、Vref-、Vref+)的回踢噪声更小。
比较器的再生时常数如下式:
其中DC是节点A或B处总的寄生电容,gm,NFF和gm,PFF分别表示NMOS和PMOS触发器开始再生时的跨导。因此为了获得最高的工作速度,应尽量减小DC而增大分母项,因此,设计中两个触发器中的MOS管取工艺允许的最小沟道长度。再生时MP3和MN3、MP4和MN4相当于两个交叉耦合的倒相器,为了使其上升延时和下降延时近似相等,通常使PMOS管的宽长比与NMOS管的宽长比的比值等于NMOS管载流子迁移率与PMOS管载流子迁移率的比值。通过模拟优化这两对PMOS管的宽长比与NMOS管的宽长比的比值取3倍。
四、电路模拟和仿真结果
本设计的比较器主要应用于流水线ADC中,流水线ADC的差分输入电压分别为:Vin+(0.5V～1.5V)、Vin-(1.5V～0.5V)。由两个比较器构成的子ADC满足下述关系式:
所以该比较器的比较电压分别为+0.25V和-0.25V。将本设计采用0.18µm
CMOS 1P6M工艺进行实现,时钟clk的频率为50MHz,其仿真结果如图4～6所示,仿真结果显示该比较器可最高工作于200MHz的时钟频率下;在时钟频率为50MHz时,其负端比较电平误差为1.994mV,正端为1.576mV,工作电流150uA,消耗功率为270uW,其在开关动作期间的回踢噪声小于0.2mV:
图4负端比较电平误差为1.994mV
图5正端比较电平误差为1.576mV
图6时钟高低电平(即开关动作)瞬时回踢噪声
五、结论
本设计首先对现有几种闩锁比较器结构进行分析和比较,提出了一种改进的闩锁比较器结构,通过对该结构分析和优化,使该比较器的回踢噪声大大的减小。该电路仿真结果表明其回踢噪声引起的输入电压抖动小于0.2mV,输入敏感电压误差小于2mV,最高工作频率可达200MHz,50MHz工作频率下其功耗仅为270uW。
参考文献:
[1]B.Nauta and A.Venes,“A 70-MS/s 110-mW 8-b CMOS folding and interpolating A/D converter,”IEEE J.Solid-State Circuits,vol.30,no.
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[4]B.Razavi,principles of Data Conversion System.New York:IEEE Press,1995.
电压比较器范文2
[关键词] 低压并联电抗器；空心电抗器；铁心电抗器；经济性
[作者简介] 张驰，中国能源建设集团广东省电力设计研究院工程师，研究方向：输变电工程设计，广东 广州，510663
[中图分类号] TM47 [文献标识码] A [文章编号] 1007-7723（2012）08-0075-0003
一、概 述
随着电网超高压、远距离、大容量的迅速发展，感性无功相对不足，导致电网工频电压升高。并联电抗器是超高压电力系统不可或缺的电气设备，用于补偿电功率，抑制过高的工频过电压。以往的工程实践中，低压并联电抗器往往选用干式空心并联电抗器。环氧包封式空心电抗器由于结构简单、价格低等优势获得广泛应用，在国内已有近20年的运行历史。
经过长时间的运行，干式空心电抗器出现了许多运行故障，部分设备被迫停运，个别设备甚至被烧毁。目前，许多变电站发生过空心并联电抗器烧毁现象，如：青海电力公司硝湾变电站、陕西神木变电站、重庆万州局万县变电站、华北网房山变电站、徐州任庄变电站、湖南云田变电站、昆明草铺变电站、佳木斯红兴隆变电站、北京安定变电站、东北东丰变电站、江西乐平变电站、湖州含山变电站、云南曲靖变电站、广东增城变电站、江西南昌变电站等。
近年来，铁心并联电抗器由于拥有很强的环境适应能力等优势，正逐步成为干式空心电抗器的替代品。本文针对500kV变电站低压并联电抗器，从技术性和经济性两方面对空心并联电抗器和铁心并联电抗器进行比较，并简要论述此类工程中低压并联电抗器的设计选型原则。
二、空心并联电抗器的技术缺陷
空心并联电抗器的绝缘老化及漏磁问题是其无法避免的两大缺陷。
（一）空心并联电抗器烧毁的主要原因
1. 电抗器表面绝缘材料老化及积污。当湿度较大时，电抗器表面污层会受潮，造成沿面泄漏电流的增加，并形成树枝状放电，在严重的情况下烧毁电抗器。
2. 电抗器绝缘材料适应环境的能力不高。在高海拔、盐雾、昼夜温差大等情况下，绝缘材料的绝缘老化速度增加，造成电抗器绝缘失效从而被烧毁。
（二）空心并联电抗器漏磁的危害
空心并联电抗器漏磁会产生比较严重的危害，具体表现在以下几个方面：
1. 会产生电磁干扰等污染，使周边的电脑和通信等难以正常运行。
2. 漏磁对附近的钢结构建筑物会产生较为严重的危害。
3. 漏磁问题在变电站中还会影响地网、构架等，都可能因金属体构成闭环造成较严重的漏磁问题。地网、构架、金属遮栏等有闭环回路，漏磁将产生数百安培的感应环流电流。
4. 对运行人员的健康和安全可能造成一定危害。
漏磁会增加空心电抗器的损耗，由漏磁产生的反向磁场与电抗器部分绕组耦合，从而导致电抗器电流增大和改变电位分布。目前，空心电抗器漏磁问题的应对办法不是很多，一些厂家和电网企业采用增加磁屏蔽的方法，但效果不是很理想。空心并联电抗器由于漏磁问题只适合户外运行，但户外运行条件下对绝缘的挑战又非常大。因此，空心并联电抗器的运行实践中，难以克服其绝缘老化和漏磁两大缺陷，导致其运行故障频出，极大影响了变电站运行的稳定性和安全性。
三、铁心并联电抗器的技术优势
（一）稳定性好
空心电抗器线圈外包绝缘为常压固化的环氧树脂，因存在线圈对地电容和匝间纵向电容，绝缘层上的电压分布不均匀，导致可耐受电压非常有限。在电场不均匀、潮湿、污秽等条件下，电抗器表面电位梯度大的地方，空气中局部游离形成电晕和迅速移动的滑闪放电。空气游离也将在绝缘表面产生亚硝酸和硝酸的腐蚀性物质，对绝缘产生腐蚀，并造成空心电抗器匝间击穿短路。以上原理性缺陷，导致空心电抗器环境的适应能力差，存在比较严重的运行安全隐患。江浙部分地区规定在雨后24小时内不许对空心电抗器进行投切操作，也反映了对空心电抗器能否安全稳定运行的担忧。广东电网公司以往500kV变电站工程中一般选用空心电抗器，此次加林站地处沿海地区，具备湿度大、盐雾多的特点，考虑到空心电抗器的缺陷，设备选型时首次在此类工程中论证铁心并联电抗器使用的可行性。
铁心电抗器方面，干式铁心电抗器的线圈绝缘为真空浇注环氧树脂，油浸式电抗器绝缘为油纸配合绝缘，都有较高的稳定性，确保运行的安全稳定。
由此可见，铁心电抗器的运行稳定比空心电抗器为优。
（二）损耗小
与铁心电抗器不同，空心并联电抗器的导磁介质是空气，因此其磁场是向外散发的。包封产生的漏磁通过其他包封时会产生一定的环流损耗，造成的总损耗比较大。铁心并联电抗器的导磁介质是铁，因此磁场集中，漏磁较小，产生小得多的损耗。
以10kV三相容量10000kVar并联电抗器为例，行业标准JB/T10775-2007《6kV～35kV级干式并联电抗器技术参数和要求》中要求：干式铁心并联电抗器BKSC-10000/10损耗值为≤43kW（115℃），即≤38kW（75℃）；干式空心并联电抗器BKSCKL-10000/10损耗为不大于64kW（75℃）。即按照标准要求铁心并联电抗器的损耗比空心并联电抗器低26kW（75℃）。
实践中，湖南220kV明山变电站所的空心并联电抗器BKDCKL-3334/10每组（三台）产品总损耗为68.1kW（75℃）；珠海220kV拱北变电站所的干式铁心并联电抗器BKDC-3334/10每组产品总损耗为34.2kW（75℃）。
由此可见，铁心电抗器的损耗优于空心电抗器。
（三）占地面积小
空心并联电抗器每相一台，每组三台。其相间距不得小于1.7倍直径距离，每相周围还应保持不小于1.5倍直径距离的空间，以防止漏磁污染，因此空心电抗器的占地面积较大。由于铁心电抗器的漏磁较小，可制成三相一体的结构，无需预留漏磁污染距离，因此铁心电抗器的占地面积远小于空心电抗器。
山东500kV淄川变电站所使用的BKDCKL-20000/35产品直径为2.7m，其每组（三台）占地面积约为104㎡。而安徽500kV肥西变电站所使用的油浸式铁心并联电抗器BKS-60000/35产品占地面积约为28.5㎡。按照每平米5000元的土地价格计算，则使用铁心电抗器将节约占地成本37.75万元。
由此可见，铁心电抗器将占地面积和成本远小于空心电抗器。
（四）漏磁污染小
铁心电抗器由于拥有良好的导磁介质，其漏磁几乎可以不做考虑。
空心电抗器的漏磁是其一大原理性缺陷。由于漏磁污染，空心并联电抗器不适户内运行。另外，空心电抗器的漏磁还易使周围的金属产生环流，这将增大产品运行损耗，同时还威胁变电站内其他设备及运行维护人员的人身健康。
东北网东丰变2组63kV 60Mvar空心电抗器，电抗器的金属遮拦的最大电流达140A；柳州沙塘变35kV 50Mvar空心电抗器接地下引线，最大测试电流为225A。
由此可见，铁心电抗器漏磁污染小于空心电抗器。
（五）运行监控
目前，空心电抗器缺乏有效的运行监控方法，难以对其内部绝缘结构进行有效监控，无法预测事故的产生。因此，空心电抗器事故均属突发事件，难以预知，极易造成停电。
油浸式并联电抗器可通过对变压器油中气体、油温及油箱内压力的监测来实现运行状态监控，可及时反映电抗器绝缘状态的变化，在一定程度上可以避免突发事故，提高供电的可靠性。
由此可见，对产品运行状态的监测方面，油浸式铁心电抗器优于空心电抗器。
综上所述，铁心电抗器（包括油浸式及干式铁心电抗器）在技术指标、稳定性及节能环保等方面较空心电抗器为优。
四、并联电抗器经济性比较
以500kV变电站所使用35kV电压等级60000kVar容量的并联电抗器为例，对使用时间为30年的空心并联电抗器和油浸式铁心并联电抗器，进行全寿命周期运行成本（按利率7%计算现值）的经济性比较。
（一）空心并联电抗器运行成本
1. 购买设备投入：价格105万元/组，每组使用寿命为15年。变电站设计寿命为30年，则使用（2台）成本现值为：105+105×（P/S，7%，15） =105+105×0.3624=143.05（万元）。
2. 运行电能损耗：按南方电网公司技术规范的要求，每组空心电抗器额定损耗值不超过额定容量的0.3%，即60000×0.3%=180kW（75℃）。假定电价为0.45元/度则每年运行损耗（按每天24小时运行，每年运行100天）：180×24×100×0.45=19.44（万元）；30年运行损耗现值为：19.44×（P/A，7%，30）=19.44×12.4090=241.23（万元）。
3. 占地成本：产品占地约104平方米，假定土地价格0.5万元/平方米。则占地成本为： 104×0.5=52万元。
4. 维护成本：每年涂RTv涂料成本300元，人工成本700元。30年成本现值为：0.1×（P/A，7%，30）=0.1×12.4090=1.24（万元）。
5. 产品报废后残值约为7万元，3台产品报废后残值的现值为：7×（P/S，7%，10）+7×（P/S，7%，20） +7×（P/S，7%，30）=7×0.5083+7×0.2584+7×0.1314=6.29（万元）。
空心并联电抗器使用总成本现值为：
S空=购买设备投入+运行电能损耗+占地成本+维护成本-残值=143.05+241.23+52+1.24
-6.29=431.23（万元）。
（二）油浸式铁心并联电抗器运行成本
1. 购买设备投入：价格250万元/组，每组使用寿命为30年。30年使用成本现值为：250×1=250（万元）。
2. 运行电能损耗：按南方电网公司技术规范的要求，每组油浸式电抗器额定损耗值不超过120kW（75℃）。假定电价为0.45元/度则每年运行损耗（按每天24时运行，每年运行100天）：120×24×100×0.45=12.96（万元）；30年运行损耗现值为：12.96×（P/A，7%，30） =12.96×12.4090 = 160.82（万元）。
3. 占地成本：产品占地约29平方米，假定土地价格0.5万元/平方米。则占地成本为：29×0.5=14.5万元。
4. 维护成本：每年进行抽样检查，成本100元，人工成本100元。30年成本现值为： 0.02×（P/A，7%，30）=0.02×12.4090=0.25（万元）。
（5）产品报废后残值约为35万元，残值现值为：35×（P/S，7%，30）=35×0.1314=4.60（万元）。
油浸式铁心并联电抗器使用总成本现值为：
S铁=购买设备投入+运行电能损耗+占地成本+维护成本-残值 = 250+160.82+14.5+0.25
-4.60 =420.97（万元）；
使用铁心并联电抗器比使用空心并联电抗器成本节约：
S空-S铁=431.23-420.97=10.26（万元）。
由此可见，虽然铁心电抗器比空心电抗器一次投入高，初期投资大。但综合考虑使用成本，铁心电抗器低于空心电抗器。
五、结 论
1. 空心并联电抗器难以克服其绝缘老化和漏磁两大缺陷，导致运行故障频出，极大影响了变电站运行的稳定性和安全性。
电压比较器范文3
【关键词】 电阻抗参数成像
关键词: 电阻抗参数成像;电压-电流转换器;输出阻抗;仪表放大器
摘 要:目的 寻找一种能在2～380kHz间提供2MΩ以上的等效输出阻抗和0.1%以上精度的电压-电流转换电路（VIC），为电阻抗参数成像数据采集系统的建立打下基础. 方法 在分别对单运放VIC、三运放VIC和由仪表放大器构成的VIC的工作原理进行了分析的基础上，根据各自的要求建立了这3个VIC，并在不同频率点进行了测量. 结果 在低频端，基于仪表放大器的VIC具有极高的输出阻抗和很低的噪声水平，在高频时只有三运放VIC性能能接近要求. 结论 在电阻抗参数成像数据采集系统中应采用三运放VIC.
Keywords:electrical impedance parameter tomography;volt-age-to-current converter;output impedance;in-strumentation amplifier
Abstract:AIM To find out a voltage to current converter（VIC）with an output impedance of up than2MΩand a pre-cision of0.1%at bandwidth of2～380kHz for data acquisi-tion system of electrical impedance parameter tomography.
METHODS Based on the analysis of the working principle，three types of VIC were built and the noise level as well as the output impedance at several frequencies was measured.RESULTS Though the noise level of VIC based on instru-mentation amplifier was lower，it also had very high output impedance at lower frequency.But the one，which had the highest output impedance and might meet the needs at high frequency possibly，was three operation amplifiers based VIC.CONCLUSION The VIC based on three operation am-plifiers should be chosen for data acquisition system in EIPT.
0 引言
在EIT技术中，由于驱动及测量都要借助于皮肤直接相连的电极来实现［1］ ，电极与皮肤间往往存在着比所测量阻抗大得多的电极-皮肤接触阻抗［2］ .为尽量减小接触阻抗的影响，通常采用四电极法，通过一对驱动电极向目标注入电流，再测量另一对测量电极上的响应电压，从而估计两测量电极间的阻抗.由于这种方法以电流驱动方式工作，工作中需要提供恒定的电流源，而常规的信号发生器产生的往往都是频率和幅度稳定的电压信号，因而必须采用能将电压信号转换成电流信号的电压-电流转换器（voltage-to-current converter，VIC）.我们探寻一种能够用于电阻抗参数成像（electrical impedance parameter tomography，EIPT）数据采集系统［3］ 的VI转换电路.
1 材料和方法
由于我们目前的EIPT数据采集系统工作频率在2～380kHz间，要求恒流源在这一频带范围内具有2MΩ以上的等效输出阻抗和0.1%以上精度.为此分别设计了3种VI转换电路:
1.1 单运放VI转换电路［4］ 当输入端有正电压信号输入时，电流分配如Fig1所示.在不计运放输入偏置电流的情况下输出电流的一般方程为:I out =（1+R1 A-R 1 A CR1 +R2 ） Ri +（A+AC ） R4（1+R1 A-R1 AC
R1 +R2 ）［R3 Ri +R4 Ri +（R3 +R4 +Ri ）RL ］-（A+AC ）R3 RL Vin
（1）等效输出电阻为:Re =［R1 +R2 +（A-AC ）R1A+AC ］（R3 Ri +R4 Ri ）［R1 +R2 +（A-AC ）R1A+AC ］（Ri +R3 +R4 ）-R1 R3 -R2 R3
（2）这里A为运放的开环差模增益，Ac为运放的开环共模增益的一半.在满足A>>1，Ac
可见该电路输入电压与输出电流成近似成线性关系，当负载增大时输出的非线性增大.电路等效输出阻抗的大小不仅与运放的开环差模增益和电阻的匹配公差有关，往往更多地取决于电阻R3 和R4 阻值的大小.理想情况下Re =R3 +R4 ，阻抗值有限.
1.2 三运放VI转换电路［4］ 为克服单运放VIC线性度差的缺点而采取的改进电路在反馈回路中采用输入阻抗极高的电压跟随器来降低反馈电流，保证输出电流Iout 与流经电流调节电阻Ri 的电流Ii 相等（Fig2）.在满足R2 R4 =R3 R5 的理想情况下，其输出电流与输入电压成正比关系，因而具有良好的线性和很高的输出阻抗.在3个运放的性能一致的情况下，输出电流的一般方程为:
图1 略
图2 略
1.3 用仪表放大器构成的VI转换电路 上面的两种电路的共同特点之一是都需要匹配精度极高的电阻，例如在三运放VIC中，在忽略其他影响因素的情况下，R 2 、R3 、R 4 和R 5 间的匹配公差要小于0.024%才能保证Re 与Ri 间的比值达到1000，这在频率较高时对器件的要求十分严格.为此我们设计了Fig3所示的VI转换电路.这种结构的仪表放大器的开环增益分两部分，输入级的三极管提供5000倍的增益，输出级的放大器的增益为40000倍，因而可提供高达2×108 倍的开环增益.闭环时的增益主要由RG 和RS 的阻值决定［5］ .在采用Fig3所示的连接时，由于仪表放大器的输入级采用了输入阻抗极高的场效应管，输入电流极低，因而等效输出阻抗为: Re =1+A+0.5AAC1+AAC Ri
（5）输出电流的一般方程为:Iout =20RS （1+β）R G β（RL +Ri +ARi +（RL +Ri 2）AAC ） Vin
（6）其中β为仪用放大器前级三极管的放大倍数.可以看出该结构不仅对电阻匹配情况没有要求，等效输出阻抗与电路的闭环增益也无关，因而可降低其闭环增益来获取较宽的带宽.但该电路的一个突出缺点是对仪表放大器的共模放大倍数极为敏感.
图3 略
2 结果
为近一步比较，我们采用增益带宽为120MHz的运放AD829和精度为万分之一的精密电阻构成前两种VIC电路，以宽带仪表放大器AMP-05为基础构成第3种VIC，各VIC的电流调整电阻均为2kΩ，第1种电路中R1 和R2 分别取2MΩ和4MΩ，第2种电路中R1 ～R5 取10kΩ，第3种电路中R G 和RS 分别取5kΩ和100kΩ.电阻引线采用宽线且控制在最短的程度.在工作频率分别为2kHz，40kHz，100kHz，200kHz和400kHz5种频率下，测量输出电压随负载电阻的变化情况，从而估算相应的等效输出阻抗（Tab1）.
表1 VI转换电路的噪声水平及不同工作频率下的输出阻抗 略
3 讨论
从原理的分析中可以看出这3种VIC的优缺点:单运放VIC结构相对简单，所用元件不多，内部产生的白噪声水平也相应低一些.但对运放的开环增益要求都较高，对外接电阻匹配状况的要求严格.三运放VIC的优点是对运放的共模抑制比要求不高，输出线性度较高，但要求运放在通带范围内有很高的开环增益，外接电阻匹配状况的要求也非常严格.此外，由于这种结构所用元件较多，其噪声水平相对较高，电路稳定性相对较差.采用仪表放大器构成的VIC的优点是对外接电阻没有过高的要求，线性度很高，但对仪放的共模抑制能力要求极高.
通过Tab1的测量结果也可以看出，仪表放大器构成的VIC在低频时具有极高的输出阻抗，噪声水平也是3种电路中最低的，但随着频率的增加，其输出阻抗急剧下降，当频率大于100kHz时已不能采用.单运放VIC的噪声水平相对也较低，但频率大于200kHz时输出阻抗已相对较小.方法二的输出阻抗在400kHz时仍能达到1.5MΩ，是3种电路中阻抗特性最好的，但其噪声水平也最高.
综上所述，由于电阻抗参数成像数据采集系统不仅对输出信号的噪声水平要求较高还要求有足够宽的工作频率，只有在测量级引入有效的抗噪措施并采用三运放VIC才有可能达到要求.
参考文献
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电压比较器范文4
【关键词】带隙比较器；温度高阶补偿；正反馈；迟滞
1.引言
随着集成电路技术的发展，电池供电的便携式电子产品得到了广泛的应用，其对电源控制芯片的稳定性、开关频率、功耗等方面的要求也越来越高，以保证其在带能源电压波动的情况下能安全可靠的工作。
电源芯片在上电启动时，电源会通过输入端的等效电阻和电容对其充电，直至电压上升到所设计的开启电压时电路开始工作。开启瞬间，若系统负载电流较大，有可能把电路两端的电压拉到开启电压以下，出现一启动就关断的情况。为保证电路启动后能进入正常工作状态并稳定工作，也为了保证电路工作时电源电压的波动不会对整个电路和系统造成损害，通常需使用欠压锁定电路（Under Voltage Lock Out，UVLO），对电源电压进行监控和锁定。当电源电压低于设定值时，欠压锁存电路关断芯片中的其他模块，防止系统崩溃。这已成为现代电源芯片设计的一个趋势。然而许多用于电源控制芯片的欠压锁定电路需要基准电压源和比较器，使电路比较复杂且增加了功耗，启动电流较大，响应速度不够快，不利于有效地实现芯片保护功能[1]。
针对传统UVLO的不足，许多文献提出了不需要额外基准电压源和额外比较器的UVLO[1-4]。其中，文献[1，2，3]采用了带隙比较器电路，实现了电路简单、系统响应速度快以及温漂小等优点的UVLO。本文在延续带隙比较器的基础上，引入比较器的正反馈机制和带隙电压的温度高阶补偿，从而实现了响应速度更快、温度特性更好的UVLO。
2.欠压锁定电路工作原理
欠压锁定电路的基本原理如图1所示，电路包括采样电路、比较器、输出缓冲器和反馈回路。VDD为待检测的电源电压，电阻R1，R2，R3组成对VDD的采样电路，实现对VDD的采样；MOS管N1，N2，P1和P2构成比较器电路，对采样电压与基准电压进行比较，并输出比较结果；反相器INV为逻辑校正和缓冲电路，可对比较器的输出波形进行整形和缓冲，并提高电路的负载能力；PMOS开关管P3构成正反馈回路，可实现电路的迟滞功能，防止电路在阈值附近震荡，提高了系统的稳定性。调整电阻R1，R2，R3和比较电压VREF的大小可实现不同的阈值点和迟滞量的VDD欠压保护功能。
如图1所示的传统欠压锁定电路，虽然电路结构简单，但响应速度跟不上，功耗也较大，更重要的是这种电路需要带隙基准参考电压源和额外比较器，使得电路庞大而成本较高。
因此，本文提出一种基于CSMC 0.5um BCD工艺的UVLO电路，在不使用额外基准电压源和比较器以及复杂数字逻辑的情况下，进一步引入正反馈机制和温度高阶补偿，可实现电路结构简单、高反应速度、低温度敏感性和精准的门限电压。同时，占用版图面积小、功耗较低。
3.改进的欠压锁定电路
针对UVLO电路须具备反应速度灵敏、门限电压稳定，迟滞区间合理，温度漂移较低等特点，改进的欠压锁定电路如图2所示。
晶体管Q1和Q2以及电阻RP和Rnwell利用了带隙基准原理组成的比较器，有些文献也把这种比较器称为带隙基准比较器[5]。文献[2]给出了该比较器结构，但其带隙电压只有一阶温度补偿，所以其温度特性还不够好。MOS管P1，P2为有源负载，P1，P2，P3，P4和Q3，Q4构成镜像管，P5，P6对镜像电流引入正反馈机制，可使比较器的灵敏度增强。R1，R2，R3，R4和P8构成分压网络。P7，N1，Q5对比较器输出进行波形整形，使其有更快的响应速度。反相器INV1，INV2为缓冲器，对输出结果进行缓冲和波形整形。其中，电阻RP、Rnwell，P8，P5，P6以及P7，N1，Q5的作用下面将详细介绍。
3.1 带隙电压的温度高阶补偿
首先带隙比较器的比较电压为带隙电压，即实现的是采样电压与带隙比较器产生的带隙电压VBGR的比较。由于采样电路由电阻分压网络构成，而分压网络的电阻采用同一温度系数的电阻构成，所以采样电压应该与电源电压VCC成比例，而与温度无关。所以要使UVLO有温漂小，门限电压稳定，就应使带隙比较器产生的带隙电压具有低的温度敏感性。
根据文献[6]，带隙电压可写为：
（1）
而且双极性三极管的基极-射极电压VBE可写为：
（2）
两个不同温度系数的电阻比值可写为：
（3）
由于（3）式中K1、K2、T0、R1（T0）和R2（T0）都为常数，所以（3）式也可以写为：
（4）
根据文献[6]，不同材料电阻的温度系数正负差异越大，曲率补偿效果就越好。由于基极-射极电压VBE为负温系数，所以R2/R1要为正温系数。所以电阻R2的温度系数要大于R1的温度系数。在CSMC 0.5uM BCD工艺中，高阻多晶电阻和低压N阱电阻的温度系数分别为-3047 ppm/℃和+5025 ppm/℃，故采用这两种电阻来设计，理论上能够实现效果较好的曲率补偿。
把（4）式，（2）式代入（1）式，可得：
（5）
由于带隙电压VBGR是由一正温系数的多项式加上一负温系数的多项式，进而使得VBGR温度特性的多项式的系数被减弱或抵消，所以从理论上讲，我们可以通过不断调整多项式的系数，来实现更好的温度补偿，由于温度的低次项比高次项影响较大，所以可以在保证室温下一阶温度系数为零的情况，进行系数的调整，实现带隙电压更好的温度特性曲线。该过程可用matlab等数学软件或spectre等电路仿真软件来模拟。
至此，实现了UVLO的低温度敏感性和阈值电压稳定性，所以，只要再对UVLO的响应速度进行提速，就能得到响应速度灵敏、门限电压稳定，迟滞区间合理，温度漂移较低等特点的UVLO。
3.2 改进的UVLO工作原理分析
许多文献已经对带隙比较器进行了定量分析，这里就不再赘述，具体可参考文献[2]，比较文献[2]所提出的UVLO电路结构和本文所提出的电路结构，发现两种电路工作原理是一样的，本文只是在文献[2]比较器基础上，引入正反馈机制，使比较器有更高的响应速度。所以工作原理相同之处也不再赘述，这里只对正反馈机制进行分析。
假设流过P3管的电流为I1，流过P4管的电流为I2，其中，P3，P4，P5和P6的宽长比为W/L，而P1，P2的宽长比为2（W/L）。由图2可得：
（6）
（7）
（6）式减（7）式，可得：
（8）
下面分析VCC由低逐渐上升时三种情况的正反馈机制的作用。
（1）当VCC低于正常工作电压时，由文献[2]可知，IC1＞IC2.由（8）式有，I1＞I2，从而实现了对较小的电流IC2通过正反馈管P6注入一较大的电流I1，对较大的电流IC1通过正反馈管P5注入一较小的电流I2，进而实现I1的进一步增大，I2的进一步减小。再通过Q3，Q4镜像管，使得Q5更快关断，P7更快导通。从而实现快速输出高电平。此时，反馈开关管P9关断，采样电压Vsense为：
（9）
（2）当VCC进一步上升到接近或等于阈值点Von时，IC1=IC2，从而I1=I2。此时，流过P4管的电流I2与流过Q4管的电流I1相等。由于Q3，Q4构成镜像电流镜，只要VCE4不等于VCE3，双极性晶体管的基区宽度调制效应就会起作用，使得VCE4=VCE3=VBE，所以只要调整好VBIAS电位，使得此时，VOUT为VCC/2。再设置反相器INV1中NMOS管的宽长比大于PMOS管，则后级可实现较好的逻辑电平。
（3）当VCC上升到大于阈值点VON时，IC1＜IC2.由（8）式有，I1＜I2，从而实现了对较小的电流IC1通过正反馈管P6注入一较大的电流I2，对较大的电流IC2通过正反馈管P5注入一较小的电流I1，进而实现I2的增量进一步增大，I1的增量进一步减小。再通过Q3，Q4镜像管，使得Q5更快导通，P7更快关断。从而实现快速输出低电平。此时，反馈开关管P9导通，采样电压Vsense为：
（10）
由（10）式可知，反馈开关管P9导通，使得Vsense进一步增大，从而避免了电源电压波动导致UVLO输出震荡，提高了系统的稳定性。
由上面分析可得，（9）式所对应的VCC应该为UVLO的开启电压Von，而（10）式所对应的VCC应该为欠压关断电压Voff。从而可得：
（11）
（12）
那么，UVLO的迟滞区间为：
（13）
4.电路仿真与分析
用spectre电路仿真软件，在CSMC 0.5um BCD工艺库下对UVLO电路进行仿真。上述分析可知，要使UVLO有很好的温度特性，则带隙电压的温度特性尤其重要，图3显示了带隙比较器产生的带隙电压的温度特性。结果表明，带隙电压为1.183V，且在-60～160℃的温度范围内，温度系数为11.1ppm/℃。
为确保UVLO迟滞区间的温度特性，在此，对UVLO在不同温度下进行仿真，尽可能把迟滞区间的误差缩小到最小范围内，以满足应用要求。表1是对本文设计的UVLO电路在-60℃，25℃，100℃，160℃下的仿真结果。从表1可得，在25℃时，迟滞区间为1.56V。其他温度下，最大偏差也不超过0.12V。可见，该UVLO可在宽温度范围内工作而不失精度。
由以上正反馈机制分析，UVLO电平翻转与镜像电流源电流I1，I2的变化速度快慢密切相关，所以对I1，I2，VCC，UVLO进行瞬态仿真。从仿真结果如图3所示，在16.5us前，I1＞I2.UVLO曲线与电源VCC重合，即输出高电平。在16.5us（VCC=12.2V）时，I2迅速增大，I1迅速减小为零，UVLO输出低电平，即VCC大于12.2V时，系统摆脱欠压状态。在40us（VCC=10.6V）时，I1迅速增大，I2迅速减小为零，UVLO输出与VCC重合，即输出高电平，表明系统又进入欠压状态。
5.总结
本文在对基于带隙基准比较器结构的UVLO进行分析得到，要使UVLO有更低的温度灵敏度，就要设计更低温度特性的带隙基准产生电路，从而对带隙比较器引入高阶温度补偿，进而得到在-60～160℃的温度范围内，UVLO的迟滞区间为1.56V，且其最大偏差仅为0.12V。另外，为了让UVLO有更快的转换速率，在比较器电路中，引入了正反馈机制，从而使比较器镜像电流的快速增大和快速减小，进而实现UVLO输出电平迅速、稳定的转换。
参考文献
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作者简介：
余清华（1987—），男，福建宁化人，硕士研究生，主要研究方向：模拟集成电路设计。
电压比较器范文5
【关键词】流水线；模数转换器；比较器；并行结构；校准
1.概述
在目前的集成电路设计领域，模数、数模转换器是一个十分关键的部分，模数转换器的应用十分广泛。随着数字信号处理技术在视频处理及无线通信等领域的广泛应用，需要大量的高速、高精度的模数转换器。对于数模混合集成电路来说，标准的CMOS工艺在成本、功耗和实现的便利性上都是最优的选择。因此，基于标准CMOS工艺的高速、高精度可嵌入式ADC是近年来的研究热点。
2.基准电压源的设计
ADC系统芯片倾向于采用片上集成的电压基准源，这样能更好地保证匹配度，同时降低全系统的功耗。本流水线ADC中需要四个参考电平：输入高参考电压(Vreft)，输入低参考电压(Vrefb)，输入共模电压(Vinref)，输出共模电压(Voref)。参考电平的误差会叠加到比较器的失真上，会降低系统的精度。但是在采用了冗余量化和数字纠错技术的流水线ADC中，对于比较器阈值的要求放松了，因此基准电压的产生通常可以靠一个版图对称分布的电阻链(Resistor String)实现。在开关电容实现的MDAC中，基准电压需要反复地对容性负载充电，且必须在半个时钟周期时间内稳定。这要求参考电压必须有驱动缓冲级，并且有满足精度和稳定时间要求的高增益。
高精度基准电压源电路主要由以下几个子电路构成：核心基准电路，启动电路，电平移位电路、电压电流转换器等。下面将分别介绍。
2.1 Bandgap的设计
图1(a)是带隙基准源(Bandgap Reference)的原理示意图[1]。PN结二极管的电压降为，其温度系数在室温时大约为，而热电压()在室温时的温度系数为，将乘以常数K，并和相加，可得输出电压为：
(2.1)
将2.1式对温度T微分，并在室温下等于零，就可求得K，它可以使得的温度系数在理论上为0。
图1(b)是目前常用的CMOS带隙电压基准源。图中运算放大器的作用是使电路处于深度负反馈状态，、、是由N阱和P衬底形成的寄生纵向双极结型场效应晶体管(BJT)。在基准电路稳定输出时，
(2.2)
(2.3)
由上两式可得：
(2.4)
由于实际的运放存在一定的失调电压，所以实际输出电压为
(2.5)
由2.5式可得，运放的失调电压会导致相当大的基准输出电压误差。运放的失调电压除了包括自身的失调外，还包含了电源电压变化引起的、工艺不匹配引起的及温度引起的失调，其中自身的失调起主要作用。所以在大多数带隙基准源电路中，一般采用低失调运放作为反馈运放。
图1(b)所示的带隙基准源结构能输出比较精确的电压，缺点是对运放失调比较敏感。
本文基于温度补偿设计了图2所示的CMOS带隙基准电压源电路。其中运放为高增益低失调的折叠式共源共栅(Cascode)运放，如图3所示。
Q1和Q2、Q3和Q4组成级联二极管，其中Q1和Q2的发射区面积相等，Q2的发射区有效面积为Q3的8倍，Q3和Q4的发射区面积相等，目的是减小运放的失调对带隙基准输出电压精度的影响。
电阻、的阻值相等，用于限流。参考源的输出采用负反馈结构，目的是为了提高电源抑制比(PSRR)。
为了防止电路的无限期关断，需要增加一个启动电路。图中，电容C、PMOS管P0、NMOS管N0和N1组成了带隙基准的启动电路[2]。
其中，运算放大器的电路图如图3所示。
2.2 仿真结果
从图4中可以看出，在2.5V电源电压，TSMC 0.25um CMOS工艺下，TT工艺角(corner)，仿真结果表明，输出电压的温度系数(TC)小于20。在其他corner情况下，温度系数均在30之下。可满足本系统的要求。
2.3 电平移位电路
本设计所用电路所需参考电压见表1。
因此，除了已经产生的带隙基准电压，还需要产生上述几个电压。因此就需要一个电平移位电路来实现，最简单的方法就是通过电阻分压来实现，具体的电路如图5所示。
反馈电路的建立使节点N1跟随带隙电压，因此差分电压输出为：
(2.6)
从上式可以看出，电压的大小是由电阻的比例决定的。在本工艺中，电阻可以达到很精确的比例。在高分辨率PipelineADC中，多级电容使参考电压的容性负载很大。因此参考电压必须要有缓冲器作为驱动，并且缓冲器的输出阻抗要很小。
参考电压输出后须与负载电路相接，需要有缓冲器将它们隔离并驱动负载。在ADC中，负载一般是电容，缓冲器的速度由负载电容的充放电速度要求来确定。缓冲器可以使用两级运放来实现。
2.4 电压电流转换器
带隙基准产生的参考电压通过单位增益的缓冲器和外部精密的电阻就可以产生精密的电流源了。考虑到外部电阻难以估计的寄生电容、电感以及封装的影响，缓冲器应该以跟随器的形式来保证稳定。图6是电压电流转换的拓扑结构。
3.高速比较器的设计
3.1 概述
如果采用全并行结构，对比较器的要求将会十分高，要实现10位精度的话，需要的最小精度为，这样就对比较器的结构和性能提出了很高的要求。
而采用流水线结构的话，通过采用冗余量化和数字纠错技术，对于比较器阈值的要求放松了。每级的SubADC中，比较器的，这样就对比较器的要求大大降低了。
为了减小比较器失调的影响，采用每级1.5bit精度的流水线，用两个比较器实现1.5bit精度，两个比较器的输出是00﹑01﹑10三种状态之一，所以该级的Bit数就是log23=1.5Bit。
设ADC模拟输入的范围为，图7是差分结构1.5bit比较器的结构示意图，考察E位与输入的关系：
电压余量是本级的模拟输入与本级的数字码对应的DAC电压之间的差。
“00”对应的DAC电压是，所以输入信号电压在范围的电压余量是，对应的曲线就是图3.8(b)中左边的一段45°斜线。
“01”对应DAC电压是0，对应的电压余量就是，对应的曲线是图3.8(b)中间的45°斜线。
“11”对应DAC电压是，所以的电压余量是，对应的曲线是图8(b)右边的那段45°斜线。
3.2 比较器的结构
ADC对比较器的要求多为：高速、高精度、低输入电容、低回踢噪声(kickback noise)等等，失调消除技术为关键技术[3]。但是一般情况下，电路结构较复杂。
在流水线模数转换器中由于数字校正技术的使用，对精度的要求降低了，高速成为对比较器的主要要求。目前流水线模数转换器中常用的比较器结构可分为电荷分配型比较器[4][5]和动态比较器[6][7]。
设计中一种常用的高速比较器为预放大器加锁存电路(Preamp+Latch)的结构，但是此种类型比较器不能提供内置可调翻转点，因此需要外加电路提供合理的偏转点。在每级1.5位的结构中，子模数转换器的阈值点为+和-。由于工艺上实现的电阻匹配的精确度太低，因此电阻串分压提供阈值点的结构并不常见。相对而言，工艺上的电容具有良好的匹配度，使用电容提供阈值点的比较器通常称为电荷分配比较器，其结构如图8所示。
电荷分配型比较器通常具有高速和低回踢噪声的优点，但是由于使用了预放大器而引入了静态功耗，因而具有较大的功耗，而且电路需使用双向时钟。
3.3 本设计中的比较器
本设计采用动态比较器。动态比较器具有结构简单、功耗小、而且可以内置可调翻转点的特点。
如图9所示为动态比较器的原理图及等效电路。工作过程如下：当Latch为低电平的时候，M9管和M12管导通，M7和M8截止，同时使和被拉到高电平，这时比较器处于置位状态，从电源到地之间没有电流通路。
当Latch为高电平时，比较器开始工作。这时M7和M8开始导通，同时M5和M6也导通并处于饱和状态，并将放大它们的源端电压差。比较器将根据工作在线性区的NMOS管的等效电阻值来确定和的最终值。位于底部的四个晶体管M1，M2，M3，M4都工作在线性区，它们的作用等效于可变电阻。如果电导小于，流过左边支路的电流要比流过右边的大，因此左边的输出电容将比右边的电容放电速度更快，即比减小的速度快，当减小到小于时，M6将关断使得VDD全给右边的电容充电，最终上升到高电平且降低到低电平。然后，、经过一个RS锁存器可以得到理想的数字电平。
(3.1)
(3.2)
当等于时所对应的值就是比较器的阈值电压。从上面两个公式中可以得到：
(3.11)
其中，，。
因此，可以通过控制工作在线性区器件的宽长比来得到想要的阈值电压。
图10是比较器仿真结果图。结果显示在2.5V电源电压，TSMC 0.25um CMOS工艺下，温度25℃，TT工艺角(corner)，比较器的稳定时间为485ps，延迟时间200ps，失调误差为45.12mV，由于工艺失配产生的失调仍有待进行蒙特卡洛分析。由仿真结果可以看出，比较器失调误差45.12mV
4.运算放大器的设计
4.1 运放结构的选择
常用的高速高增益放大器有如下形式：两级运放(Two Stage)、套筒式(Telescopic)以及折叠式(Folded-Cascode)。
两级运放次主极点的大小与负载电容成反比，而在采样保持电路中，运放的负载往往较大，因而，次主极点较小，这就限制了整个运放的增益带宽积，限制了运放的速度，因而在很少采用这种结构。
图11分别给出了套筒式、折叠式两种放大器结构。
套筒式运放的优点是功耗较低，频率特性好，具有较高的直流增益和单位增益带宽积[8]。此外由于所用管子数少，该电路具有小的芯片面积。但是该电路缺点是输入共模范围和输出摆幅都较小。折叠式的优点是可以同时实现高带宽、高增益和相对套筒式结构而言的高输出摆幅，因而较多的被采用。但是该电路还是存在一些缺点[9]：如功耗较大。
4.2 共模反馈
对于全差分结构的运放，共模反馈电路(CMFB)是运算放大器中必不可少的部分。常用的CMFB电路有连续时间型和开关电容型(SC-CMFB)两种，如图12所示。这两种电路都会增加放大器的容性负载，降低主极点的位置，从而降低电路的速度。
连续时间型的共模反馈如图12所示。由于两个PMOS管尾电流的存在，以及输入P管的阈值电压的影响，输出摆幅会受到限制。同时，出于共模反馈电路稳定性考虑，需要升高与N1的栅极相对应的极点位置，这需要大的电流，因而增加了功耗。
为了解决连续型共模反馈电路输出摆幅较小的限制，可以采用开关电容型共模反馈[10]，因为这种结构由无源器件电容组成，不会限制摆幅。但是缺点是：由于电路中有MOS管构成的开关，当这些开关截止的时候，由于沟道电荷注入等因素的影响，会有额外的电荷加到电容上，从而影响共模反馈电压。
本设计采用开关电容型共模反馈。
4.3 本设计中的运放
本设计主放大器采用折叠套筒式结构，辅助放大器采用电流型结构，如图13所示。
为了达到高的直流增益，需要使用增益自举技术[11](gain boost)，如图14所示。其原理较为简单，主要就是通过辅助放大器(auxiliary amplifier)A使M1的栅源电压相对固定，M1的跨导由gm提高(A+1)gm，整个电路输出电阻相应提高(A+1)倍。
采用这种结构需要注意的一点是，放大器中引入一个零极点对(pole-zero doublet)，这个问题在[12]中讨论过，文中提到如果下式成立：
(4.1)
那么可以保证零极点对不对主放大器的速度造成影响，又可以使反馈稳定。其中，是主放大器的增益带宽积，是辅助放大器的增益带宽积，是主放大器的次主极点。
如图15所示是两种简单辅助放大器的结构：电压型和电流型。这两个均用在P管上，N管的未画出。
为了提高输出摆幅，采用开关电容型共模反馈。共模反馈的输入选择M3、M4的栅极。这样相对于M9、M10的栅极，可以使共模反馈环路中放大器的增益更大。相对于选M0的栅极，这可以使共模反馈环路少一个极点。
仿真结果表明，该放大器在2.5V电源电压，2pF电容负载下，增益带宽积为931MHz，直流增益为96dB，相位裕度为69°，主放大器尾电流为3mA。满足系统对放大器的要求。
5.开关电容电路的设计
由上文的介绍可以看出，开关电容电路是流水线ADC中的重要电路结构，它是实现采样保持和模拟减法、余量倍增等ADC核心功能的模块。因此，本论文单独列出一节讨论开关电容电路的设计实现。
5.1 基本原理
CMOS工艺中，电容比值的精度要远高于电阻或电容的绝对值。通过版图的精心设计，可以达到0.1%的精度。而开关电容电路处理信号的精度与电容的比值的精度成比例，因此，开关电容电路在集成电路中获得了广泛的应用。
开关电容电路的主要优点[13]是：
（1）与CMOS工艺兼容；
（2）良好的电压线性度；
（3）高精度的时间常数；
（4）良好的温度特性。
开关电容电路的主要缺点是：
（1）存在时钟馈通效应；
（2）信号的带宽必须小于时钟频率；
（3）需要双相不交叠的时钟信号。
ADC的功能是将连续时间的模拟信号变成数字信号。从电路的实现上来考虑，比较理想的方法是在进行模拟幅值的量化前，先将连续时间模拟信号离散化，成为离散时间的模拟信号。这就需要在系统的最前端加上采样保持电路(Sample/Hold)。
采样保持电路本身也是由开关电容电路实现的。开关电容电路在幅值上是连续的而在时间上是离散的。通过将模拟信号离散化再由开关电容电路做逐级量化处理，不仅在精度上可以有较高的保证，而且相对直接处理连续时间信号也节省了功耗。
5.2 采样保持电路
由于采样保持电路通常是第一个模块，它的精度和速度就决定了整个ADC的最高精度和速度。后续电路的输入即是第一级电路的输出，因此对后续电路的要求比第一级的要低一些。
采样保持电路的功能为对输入信号采样并在一定时间内使输出端保持该值。通常采样发生在单位时间间隔内，采样率或者时钟频率就由此时间决定。采样保持电路的工作状态可以分为采样阶段和保持阶段(或建立阶段)。保持阶段的输出值就是采样到的瞬时值。在采样阶段，输出可以跟随输入变化(通常称为Track)，也可以被重置为一个固定的值(称为Sample)。通常文献中对二者无严格区分。
采样保持电路在采样周期时，对输入的模拟信号准确采样；在保持周期时，将采样结果保持一段时间。对后续电路来说，它们的输入仅是直流电压值，这就大大降低了整个系统对后续电路的带宽要求。采样保持电路的速度和精度决定了整个模数转换器的速度和精度。
实际中采样保持电路结构常采用全差分结构和下极板采样技术，常用的有电容翻转式结构和电荷转移型结构，如图16所示。
电容翻转式结构如图16(a)所示。其具有高的速度、低的功耗和低的噪声，采样电容和保持电容采用同一个电容，因此没有采样电容和保持电容之间的匹配问题。但是其信号输入共模范围会受运放的影响而较小。
电荷转移型结构如图16(b)所示。在采样过程中的共模电荷在保持阶段仍保存在输入采样电容C1上，因此其信号的输入共模电平不影响运放的工作，其范围可以很大，而且C2隔离了放大器输入共模电平和输出共模电平，可以分别通过Vcmi和Vcmo来调整。
本设计采用了电容翻转式采样保持电路结构，图17(a)所示，其时序图如图17所示。该电路工作在采样和保持两个相。
采样相，clk1、clk1p、clk1pp为高电平，clk2为低电平，此时C上的电压跟踪输入信号的电压值，采用clk1pp是为了减小开关M2和M3的沟道电荷注入引起的运放失调，使运放正负输入端电荷相等。
保持相，clk1、clk1p、clk1pp为低电平，clk2为高电平，下级板接至运放的输出端，产生正负输出电平。
此外，本设计中采样保持电路和MDAC电路的采样开关均采用了栅压自举开关。
为了验证采样保持电路的性能，需对电路进行静态和动态仿真。
图18是S/H电路的采样测试波形，其两输入电压为相差180度的一对正弦波，采样频率为100MHz。
从上图可知，采样的时间点和保持输出之间有一段建立时间，但是在保持阶段，输出可以在要求的时间到达所要求的精度。这表明此采样保持电路在100MHz采样频率下可以正常工作。
5.3 MDAC电路
1.5位/级的流水线模数转换器的每一级流水线模块需要实现两倍增益的采样保持以及与子模数转换器输出相减的功能。在开关电容电路中，这样的功能可以用图19的全差分结构实现。其中由clk1控制的开关采用栅压自举开关。
该电路的工作可由下式表示：
(5.1)
由上式可知，增益值由和两个电容决定，而是由子数模转换电路决定。
余量增益功能与减法的实现电路类似电荷转移型采样保持电路。在采样周期时，电容和采样前一级输入信号，在下一个周期数模转换器的输出加在采样电容的底极板，同时也接到运放的反馈通路中，根据电荷转移原理，在这个周期中实现了两倍增益和减法的功能。
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电压比较器范文6
因此，本文介绍一种锂离子电池保护电路，可以对锂离子电池提供过充电、过放电、过流及0V充电和0V充电判断保护，并用1.2μm n阱CMOS工艺实现。
工作原理
图1为锂离子电池保护电路的典型应用电路。两外接的MOS管（FET1、FET2）一般集成在另外一块芯片上，相当于两个开关，控制外电路的输入（充电时）和电池的功率输出。
其基本工作原理如下：
1.正常状态 在一般情况下，从电池向负载的放电和从充电器向电池的充电是自由进行的。因此，用于放电控制的FET1和充电控制的FET2均处于导通状态。
2.过流保护 当放电电流过大时，用于放电控制的FET1断开，禁止电池向负载放电，藉以执行过放电电流保护功能。过电流保护功能也利于保护电池组在运输过程中的安全。
保护电路检测VM的电压，一旦它大于电流检测电压（VIOV和VSHORT），即禁止电池放电。过电流检测结束后，接通负载，恢复到正常状态，即可放电。
值得注意的是，保护电路必须提供不同的过放电电流保护延迟时间（tIOV和tSHORT）。当放电电流愈大（如电池输出端短路时），延迟时间愈短，过放电电流保护功能会马上启动，以保护元件不致于损害；而当放电电流较小，接近保护边缘时，延迟时间会较长以避免过放电电流保护发生误动作。
3.充电过压保护 当电池充电至过充电检测电压（VCU）时，FET2断开，禁止来自充电器的电流向电池充电。但是，在过充电检测工作结束后，电池必须能向负载继续放电。当电池放电电压大于过充电迟滞电压VCL时，过充电保护功能方可解除，FET2导通，重新启动过充电保护功能。
过充电保护过程中，FET2虽为截止状态，但放电路径依然可流过它的寄生二极管，故此时电池仍可放电。
为了提高电池的安全性，并可进行最大限度的充电，过充电检测电压的误差精度要非常高。另外，过充电检测功能要与脉冲充电相适应，为了防止因干扰引起的误动作，过充电检测电路设有延迟时间tCU。
4.放电欠压保护 在过放电保护功能中，当电池电压下降到过放电检测电压（VDU）时，放电控制FET1关断，禁止电池向负载放电。之后，如果接通充电器，通过用于FET1的寄生二极管再开始充电，当电池充电电压大于VDL（过放电迟滞电压）时，过放电保护功能才能解除，FET1导通，过放电保护功能重新启动。在过放电保护过程中，即使FET1截止，充电电流可通过其寄生二极管，因此仍可充电。
在过放电保护功能中，为了防止电池电压过分降低，保护电路的耗电量必须尽量接近零。
另外，一般来言，锂离子电池有安全电压下限（2.4~2.7V），其所要求的误差精度并不如充电电压精确。为了与脉冲性放电相适应，过放电检测电路往往也必须有延迟时间tDU，以同时兼顾最大使用电量与过放电保护的要求。
5.充电器检测功能 若VM脚电压低于充电器检测电压VCHA（当放电欠压状态下电池接入充电器时），过放迟滞效应取消；当电池电压高于等于过放电检测电压（VDL），FET1重新导通。
当接入充电器，若VM脚电压未达到充电器检测电压（VCHA），当电压达到过放电停止电压（VDU）或更高时，放电欠压状态回到正常状态。
6. 0V电池充电功能 这一状态是用来实现当电池自放电到0V时给电池再充电。当锂离子电池接上充电器时，电池电压大于V0CHA（0V电池充电器起始电压）或更高时，FET2导通并开始充电。此时，FET1关断，充电电流通过放电控制FET的寄生二极管；若电池电压高于等于VDU（过放电停止电压），电路恢复到正常状态。
值得注意的是，0V电池充电状态的检测比过电流状态的检测快，因此，当电池电压低于V0CHA时，可以对电池进行充电，且此时保护电路不能检测到过电流状态。
7. 0V电池充电关断功能 这一功能是用在电池突然短路时终止再充电的。若电池电压低于某一电压时，FET1被固定接到某端电位以禁止充电。若电池电压为V0INH或更高，则可进行充电。
根据对保护电路的以上分析，其状态转换图如图2所示。其中BV为电池电压，VCHA为充电器检测电压，V0CHA是0V电池充电器起始电压。
保护电路的设计
根据保护电路的基本工作原理，锂离子电池保护电路的内部结构如图3所示。其中VDD、VSS分别是锂离子电池的正负极。下面重点介绍部分功能模块的电路设计。
1.比较器电路 锂离子电池保护电路的核心是五个比较器（充电器连接检测比较器、过充电检测比较器、过放电检测比较器、过流1检测比较器和过流2检测器）。它们均是电压比较器，均要求低功耗。考虑到锂离子电池对过充电、过电流的保护要求较高，充电器连接检测比较器、过充电检测比较器和过流1检测比较器采用四级放大，以满足对精度的要求。其余的因对精度要求略低，故采用两级放大。
五个电压比较器的结构大致相同。图4是设计的四级放大比较器。
图4中M1是比较器的开关管，由EN信号控制。当不需要此部分电路工作时，EN为高电平，电路处于STANDBY状态，这样就降低了功耗。比较器的参考电压来自于基准源电路的采样电压，精度要求很高。
2.采样电路和基准源电路 图5为基准源电路。M1是开关管，控制整个电路的工作状态。由于锂离子电池电压即为整个电路系统的电源，而它会随着电池内储存的电能而发生变化（2.3~4.2V），因此采用耗尽管来提供稳定的电流。
MOS管M2、M4和M5组成负反馈基准源。由栅源短接的耗尽管M2作为与电源电压无关的恒流源，此恒定电流在普通MOS管（M3）上产生恒定的漏源电压作为参考电压。
图6是设计的采样电路。通过激光修正工艺对所需电阻值进行精确控制。M1是这段电路的开关管，同样由EN信号控制。另外，M2和M3也是开关管，用来短路部分电阻，改变分压大小，从而细调电路，满足精度的要求。B1、B2分别是过充电检测比较器和过放电比较器的输入信号，它们都是对电池电压的采样。
3.延时电路 延时电路包括振荡器和触发器（见图7）。振荡器是给整个保护电路提供时间基准的，由七级反相器首尾相接而成，其输出连接到后面用作时钟分频的触发器（十二级D触发器）上，从而得到所需的各种延迟时间。它的周期由偏置电路恒流源决定。一旦出现异常状态，振荡电路便开始振荡，然后一个时间周期后，控制信号会使振荡电路停止工作，以等待下一次异常状态。T1、T2是状态检测电路的控制信号。
4.输出缓冲级 缓冲级用来提高负载驱动能力。由两级反相器构成。前一级反相器相对后一级反相器而言MOS管的宽长比（W/L）略小，它只驱动第一级，起到匹配和整形的作用；而第二级的MOS管宽长比（W/L）非常大，是为了能驱动大电流负载。在第一级反相器中加电阻，以调节阈值电压。
结 论
本文设计的锂离子电池保护电路，采用1.2μm n阱CMOS工艺，用激光修正技术对电阻值进行精调。在上海贝岭股份有限公司进行试投片，样片经测试，结果达到设计要求，表明本设计方案是合理可行的。本设计具有以下特点：
1、具有充电器连接检测功能、异常充电电池检测功能，确保了充电器电压过大时电池的安全。
2、3级过电流检测电路（过电流1、过电流2、负载短路），提高了防止负载短路的安全性。
