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接口电路范文1
智能家庭要求家用电器经网络（总线）实现互联、互操，总线协议是其精髓所在。目前，国际上占主导地位的家庭网络标准有：美国的X10[1]、消费总线（CEBus）[2]、日本的家庭总线（HOME BUS）[3]、欧洲的安装总线(EIB)[4]。
消费总线使用五种类型的介质(电力线、无线、红外、双绞线和同轴电缆)，其中以电力线的应用最为广泛。消费总线得到IBM、Hownywell、Microsoft、Intellon、Lucent、Philips、Siements等大公司的支持，1992年成为美国电力工业协会的标准（EIA600、EIA721）。1997年，EIA600成为美国ANSI标准；2000年6月，微软和CEBus委员会共同宣布支持CEBus的简单控制协议SCP。SCP是未来微中UPNP协议的子集。
1 CEBus电力线物理层
鉴于家庭中电力线载波通讯的特殊性，CEBus采用价格低廉、简单易行的线性调频（chirp）扩频调制技术。摒弃了传统电力线载波通常应用的直接序列扩频、调频扩频、跳时扩频等设备复杂、价格昂贵的扩频调制技术。
图2 通用通讯模块的原理图
消费总线的物理层有四种码，分别是:“0”、“1”、“EOF”和“EOP”。均为扫频信号，正弦信号载波，从203kHz经过19个周期线性地变为400kHz，再经过1个周期变为100kHz，然后在5个周期中变为203kHz，整个过程用时100μs，也就是1个UST(Unit symble time，在消费总线中用多少个UST来度量时间)。其波形如图1所示。
chirps扫频载波需经过放大耦合到电力线上，放大后的幅度应适中。幅度太低，给接收电路带来困难；幅度太大，又会对电力线上的设备产生干扰。CEBus的规定如表1[5]所示。
表1 不同条件下的载波幅度值
设备工作电压最小幅值最大幅值负载范围～120V2.5Vpp7Vpp10Ω～2kΩ～240V5Vpp14Vpp39Ω～8.2kΩ表2 不同条件下的设备输入阻抗值
设备工作电压设备输入阻抗（在频率20kHz～50000kHz）载波幅值～120V>150Ω6Vpp～240V>300Ω12Vpp同时也规定了电器设备对信号的阻抗。如果阻抗很小，就会将信号吸收从而无法传送国。规定如表2[5]所示。
线性调频技术实现宽带低功率密度传输，从而大大提高抗干扰性能和传输距离。同时，chirps具有很强的自相关性和自同步性。这种自相关决定了所有连接在网络上的设备可以同时识别从网上任意设备发出的这种特殊波形。
2 通讯模块的设计
根据P89C51RD2和P300的芯片手册[6][7]，设计的通用通讯模块的原理图如图2所示。P89C51RD2和P300之间采用SPI接口通讯，用模拟的I2C总线和串行EEPROM通讯。这样，中断口、串口和有足够的I/O口可以用于实际设备的设计。
3 通讯模块电力线接口电路的设计
从P300输出的信号幅度小、驱动能力弱而且还有高次谐波，因此必须经过滤波和放大，然后才能通过耦合电路将信号调制到电力线上。耦合电路将高压和低压隔离开，防止高压击穿通讯电路。另一方面，从电力线来的载波信号又要由P300接收，而电力线上的干扰很大也很不确定，所以需要一个带通滤波器，通过100kHz～400kHz之间的信号，再送到P300的接收端。电路的方框图如图3所示。
其中左边的3根线来自P300，TS是数字信号，控制收发转换。实际上P300的收发类似半双工方式，因为当它在“发送”劣态的时候，实际上并没有输出信号。因此，这个时候它可以处于接收状态，如果接收到了优态，就表示发生了竞争。
3.1 滤波电路
输入滤波器电路如图4所示。
这个滤波器有6阶，对高频干扰有很好的抑制，图5是它的频率响应曲线。在高频段400kHz处衰减为3dB。高于400kHz的平均衰减为3dB，高于400kHz的平均衰减为128dB/dec，可以有效地过滤干扰信号。
P300输出的信号包含丰富的高次谐波，为了减小对电网的干扰，先经过带通滤波器再进行放大。滤波器也采用无源电路，原理与上面类似，这里不再多述。
3.2 放大电路
P300的输出信号经过滤波之后，其内阻很大，没有驱动能力，而且电压幅度不符合消费总线的要求，必须放大后才能够驱动电力线。放大电路不仅要有强有力的输出能力，还需有禁止输出功能，这样才能使P300接收其它节点发出信号。
电网的性能不确定，有时是容性负载，有时是感性负载。这样就给末级电路采用反馈带来很大困难。因为当负载的阻抗特性变化时，输出的信号相位会发生变化，最终有可能是负反馈变成了正反馈，从而引起振荡。
图6 电力载波放大电路
设计的电力载波放大电路如图6所示，虚线的左边的原理图，右边是实现电路图。可以看出，这个电路有两个输入，一个输出。输入信号来自P300的电力载波，输出使能控制放大器运行。图6的左半部分，T1和T2接成互补式OTL输出，它们的偏置电压来自电阻R1、R2的分压。来自P300的信号经过运放U1放大达到期望的幅度，然后通过电容耦合到T1和T2的基极。如果开关S1和S2合上，则T1和T2正常输出电信，P300可以发送数据；如果S1和S2都断开，那么T1和T2的基极都处于悬空状态，输出端也成为悬浮状态，从而不会吸收由电力线传来的信号，P300可以接收信号。
在图6的右边，开关S1和S2也被T7和T8取代,T1和T2被复合管取代，其中的电阻R11用来消除三极管漏电电流的影响。采用复合管是为提高放大倍数，这样可以尽量减小级间耦合，即使输出信号发生了畸变，也不会影响到前级而发生振荡。实际证明这种做法是很可行的。其对容性负载、感性负载以及纯电阻的负载都有较稳定的输出，输出阻抗小于2Ω。
图7 P300与电力线的耦合电路
3.3 耦合电路及保护措施
图7中J1接到电力线，R1是压敏电阻，它可以使尖峰脉冲短路，变压器T1实现了高压与低压的隔离。因为载波的频率比较高（100kHz～400kHz），远远大小电网的频率，这样就使载波信号畅通无阻，而能够隔断高压。电容C1阻断低频高压，阻止变压器饱和；电阻R2取值比较大，作用是在离线时使电容放电，防止在设备插头的两端出现高压。Z1是瞬变抑制二极管（Transient Voltage Suppressor，或称TVS），它可以有效地避免后而电路被高压击穿。L1、D1、D2也是为防止高压击穿放大电路而设计的。电力线上的设备接入或者是断开，都有可能引起尖峰脉冲，并导致收发电路的永久损坏。所以高压保护措施是至关重要的。
接口电路范文2
关键词：外部设备互连总线；局部总线；接口电路；PCI9052；应用
1 引言
PCI（Peripheral Component Interconnect）总线具有独立于处理器、高数据传速率、即插即用、低功耗、适应性强等特点，已成为微型机的主流总线。基于PCI总线形成的CompactPCI和PXI总线广泛应用于仪器和自动化领域。随着PCI总线的广泛应用，其接口的设计开发显得尤为重要。由于PCI总线的独特性能，如信号负载能力、支持数据的突发传送、地址/数据、命令/字节使能信号总线复用等，使中小规模的器件难以实现接口电路。实现PCI总线接口一般采用CPLD或FPGA设计PCI接口，这种方法难度很大；另一种是采用专用的PCI接口电路，使设计开发者免除繁琐的时序分析，缩短开发周期，降低开发成本。本文介绍PCI9052接口电路的功能及其在PCI板卡设计中的应用。
2 接口电路
PCI9052是PLX公司开发的低价位PCI总线目标接口电路，功耗低，采用PQFP型160引脚封装，符合PCI2.1规范，它的局部总线(LOCAL BUS)可以通过编程设置为8/16/32位的(非)复用总线，数据传送率可达到132Mb/s。提供了ISA接口，可以使ISA适配器迅速、低成本地转换到PCI总线上。主要功能与特性如下所述：
异步操作。PCI9052的Local Bus与PCI总线的时钟相互独立运行，两总线的异步运行便于高、低速设备的兼容。Local Bus的运行时钟频率范围为0MHz～40MHz，TTL电平，PCI的运行时钟频率范围为0MHz～33MHz。
支持突发操作。PCI9052提供一个64字节的写FIFO和一个32字节的读FIFO，从而支持预取模式即突发操作。
中断产生器。可以由Local Bus的二个中断信号LINTi1和LINTi2产生一个PCI中断信号INTA＃。
串行EEPROM接口，用于存放PCI总线和Local总线的配置信息。
5个局域总线地址空间和4个片选，基址和地址范围可以由串行EEPROM或主控设备进行编程。
大/小Endian模式的字节交换，有二种交换字节顺序的输出方式。
总线驱动。所有地址、数据和控制信号都有PCI9052直接驱动，不用额外的驱动电路。
Localbus等待状态。除了等待信号LRDYI＃用于握手之外，PCI9052还有一个内部等待产生器(包括地址到数据周期、数据到数据周期和数据到地址周期的等待)。
PCI锁定机制。主控设备可以通过锁定信号占有对PCI9052的唯一访问权。
ISA总线模式。PCI9052提供一个ISA逻辑接口，用户可直接使PCI总线和ISA总线相连，可以非常容易地将ISA设计转换到PCI。
PCI9052的接口示意图如图1所示。
图1 PCI总线接口示意图
3 PCI9052的功能及操作
3.1 初始化
上电时，PCI总线的RST＃信号将PCI9052的内部寄存器设置为缺省值，同时，PCI9052输出局部复位信号（LRESET＃），并且检查EEPROM是否存在。如果设备上装有EEPROM，且EEPROM的第一个16字节非空，那么，PCI9052根据EEPROM内容设置内部寄存器，否则设为缺省值。
3.2 复位
PCI9052支持二种复位方式：硬件复位和软件复位。硬件复位是PCI9052总线接口的RST＃信号输入有效时将引起整个PCI9052复位，并输出LRESET＃局部复位信号。软件复位是PCI总线上的主机可以通过设置控制寄存器CNTRL(50H)中的软件复位字节(Bit30)来对PCI9052复位，并输出LRESET＃信号。此时，PCI和局部总线的配置寄存器的值将保持不变。当CNTRL中的软件复位字节有效时，PCI9052仅对配置寄存器的访问应答，对局部总线的访问不响应。PCI9052保持这种状态直到PCI总线上的主机清除软件复位字节。
3.3 对串行EEPROM接口的访问
复位后，PCI9052开始读串行EEPROM，若读出的第一个字非FFFFH，则PCI9052认为有一个有效的EEPROM存在，并且继续进行读操作，否则，认为EEPROM无效。PCI总线的主设备可以读、写连接在PCI9052上的串行EEPROM。对其进行读、写操作之前需要将控制寄存器CNTRL[25](使能位)设置为“1”，并控制CNTRL[24]位以产生串行EEPROM的时钟，然后，从EEDI送入指令代码。如果在指令代码之后由EEDO输出“0”，则表明可以对其进行读、写。需要结束操作时，只要将CNTRL[25]设置为“0”即可。
3.4 对内部寄存器访问
PCI9052提供了二种类型的片内寄存器，即PCI配置寄存器和局部配置寄存器，二者都只能由PCI总线和串行EEPROM访问，也可以通过设置寄存器CNTRL[13：12]禁止对后者的访问，这样，极大地增强了接口设计的灵活性。
3.5 直接数据传输模式
PCI9052支持PCI总线上的主处理器对局部总线上的设备进行直接访问。PCI9052的配置寄存器将访问映射到局部地址空间。片内的读写FIFO存储器使PCI9052支持PCI总线与局部总线之间进行高性能的猝发传送。PCI总线主控访问局部总线示意图如图2所示。
3.6 PCI中断(INTA＃)的产生
要产生PCI中断INTA＃，首先将寄存器INTCSR[6](PCI中断使能位)设置为“1”，如果需要以软件方式产生中断，则只需将INTCSR[7](软件中断位)设置为“1”。如果系统设计方案中选用由局部总线上的设备产生中断信号INTi1和INTi2、再生成PCI中断INTA＃的方式，只要将寄存器INTCSR的相关位按表1进行设置，复位后INTCSR的值全部为“0”。
表1 寄存器INTCSR相关的设置
位
含 义
设置为“1”
设置为“0”
0 （3）
INTil(INTi2)
使 能
使能
禁止
1 （4）
极 性
高电平有效
低电平有效
2 （5）
状 态
中断激活
中断末激活
8 （9）
选 择 使 能
边缘触发
电平触发
10（11）
边缘触发清除位
清除边缘触发
保持
4 应用实例
PCI9052是功能非常强大的PCI接口电路，用它设计PCI适配卡将使接口变得非常方便。图3是PCI主处理机读取SRAM的接口示意图，其主要功能是实现对RAM的单次或突发读、写操作。
图3 存储器突发读写示意图
4.1 电路连接
按照图3中的连接电路，对于SRAM主要有以下几个引脚：A（17，0）、I/O（7，0）、OE、CE、WE等。地址线A（17，2）与本地地址线LA[17，2]相连，根据PCI9052的LBE[0，3]＃的定义，这里用8位数据总线将LBE0＃与A0连接，LBE1＃与A1连接，OE与PCI9052的CS0＃相连。PCI9052为设计人员提供了4个片选信号CS（3：0）＃，可以为4个设备提供片选信号，这样，可以避免设计人员在设计电路时设计片选解码电路，其地址和范围可由其对应的内部寄存内部本地寄存器配置。串行EEPROM用于存储配置寄存器内的配置信息，可以采用NM93C46或与之兼容的存储器。
4.2 寄存器设定
电路连接好后，要使电路能正常工作，必须对PCI9052内部寄存器进行配置。根据电路性能及特点，应将寄存器设定为非复用工作方式，采取存储器映射，8位数据总线。局部总线0的基地址寄存器值为240001H，其地址范围寄存器值为3FFF8H，其描述寄存器值为39H；片选0基址寄存器的初始值为4C0001；命令寄存器的初始值为02H；状态寄存器的初始值为800H，其他寄存器采用默认值。确定好各个寄存器的值后，应依据一定的次序将寄存器的初始值写入EEPROM。
4.3 驱动程序的开发
为了从PCI总线配置寄存器中获得主机动态分配的映射基址并对映射端口进行读写，必须编写驱动程序。编写Windows驱动程序时，可以使用DDK，但难度较大。为了简化驱动程序开发，可使用Jungo公司推出的WinDriver开发工具。WinDriver可自动生成VxD驱动程序及相应的高级函数。使用者不需具备Windows驱动程序开发知识，所生成的高级函数可直接在VC或CBuilder等高级编程语言中调用。
5 结论
实用证明，用专用PCI接口电路对设计PCI接口卡带来很大的方便。本文主要介绍PLX公司的PCI9052专用接口电路，设计者可根据需要选用其他接口电路，不需要ISA接口时，可选用PCI9050；需要DMA数据传送时，可选用PCI9054。专用接口电路是设计PCI适配卡的最佳方法，不但大大缩短了设计周期，而且有利于驱动程序的开发。
参考文献
[1]李贵山.戚德虎.PCI局部总线开发者指南[M].西安：西安电子科技大学出版社，1997.
接口电路范文3
IP网络电话是泛指采用VOIP技术通过计算机网络进行话音通信的系统[12]。VOIP是指以分组的形式在基于IP协议的网络上传送语音数据的技术。
随着电子的发展,信息社会已经进入后PC时代,传统意义上的PC在很多领域已经被更小更灵活的嵌入式操作系统所取代。VOIP就是利用一个嵌入式操作系统完成传统意义上的利用计算机在电脑上打IP电话的功能。他的好处在于不需要电脑可以打IP电话,使IP电话得到更大的普及,同时节省电话费用。
随着计算机的普及,计算机网络的发展也方兴未艾。从企业角度来看,一般各个公司、企业和行政事业机构都有自己的独立的局域网,利用局域网来进行通话可以作为普通PSTN电话的补充,减少公司内部通信费用的开销;从家庭角度来说,家庭宽带普及是社会发展的必然趋势,家庭宽带能提供诸多多媒体功能。开发家庭宽带的利用率是现在通信网络行业竞争的热土。现有网络电话(如Skype)的服务器能提供的PC TO PC(免费)、PC TO PHONE(低资费)的功能、如果设计一种新型的电话机,使其实现网络电话和电脑相脱离的关系,只要双方拥有此电话机,或一方在电脑登陆网络电话,便可不用电脑就可直接实现类似PC TO PC的免费通话,PC TO PHONE的低资费。在此之间,用户只需支付现有宽带费用。经调查研究发现,暂时还没有一款能实现脱离电脑主机的独立网络电话机存在,所以应用前景非常广。
如今各国电信运营商都积极投入到VOIP网络系统的建设中,而正在发展的新一代网络标准更是将VOIP应用提高到决定性的高度,将在一个IP网络上同时视频、语音通讯以及数据业务,把传统的电话网络和IP数据网络合而为一,能够大幅度降低运营商的营运成本。
与此同时,伴随数字信息技术和网络技术的高速发展,嵌入式系统在短短数年时间内异军突起,掀起了IT界一场新的技术革命[12]。嵌入式系统是计算机的一种应用形式,通常指埋藏在宿主设备中的微处理机系统。典型机种如微控制器、微处理器和DSP等。嵌入式处理器使宿主设备功能智能化,设计灵活和操作简单,具有功能强、实时性强、结构紧凑、可靠性高和面向对象等共同特点。
1.2 课题来源和设计目的
本论文所论述的课题是一种基于嵌入式芯片Mega16的局域网电话设计及实现。这种设计正是在这样一个VOIP行业蓬勃发展、嵌入式系统日益盛行的大背景下提出的,其目的是要建立一个以IP分组协议为基础的,用以实现在以太网交换系统中实现通话功能,并可以进一步扩展成能在互联网(Internet)上进行通话的终端设备。旨在降低普通PSTN电话资费昂贵,又可充分利用现有局域网和互联网资源,具有一定的科研价值和商业价值。
由于本设计主要实现电话机在局域网环境中的传输,为了更突出目的性,我们将网络电话称为以太网电话。下文中我们将用以太网电话来代替网络电话进行叙述。
1.3 国内外研究现状及发展前景
VOIP是指以分组的形式在基于IP协议的网络上传送语音数据的技术。IP电话是泛指采用VOIP技术通过计算机网络进行话音通信的系统。
VOIP技术最初只是一种互联网上的增值应用,形式也较为简单。随着互联网的普及,其在商业运营中的应用价值被人们发现,很多新兴的电信运营商将VOIP技术引入到电信运营中,并在上个世纪的最后几年内取得了爆炸式的增长。从1999年开始,国内电信运营商也展开了建设基于H.323协议的IP电话长途网络的。最初的IP电话长途网络的接入必须通过传统电路交换网来完成,限制了业务的发展。由此提出将原有的H.323协议中的网关功能进行分解(MGCP/H.248协议),IETF进而提出了与H.323协议并行发展的会话初始化协议(SIP)。这些协议的提出解决了将IP语音包直接传送到用户终端时存在的一些问题。
接口电路范文4
关键词：ESD，TVS，保护电路，热插拔
在计算机通信系统中，不仅内部各种设备之间存在大量的实时数据的传输，而且与外部的一些设备之间也需要进行数据交换，因此计算机需要多种形式的接口，其中RS-422是一种比较常见的接口形式。由于计算机系统中存在多种设备，工作环境比较复杂，还有一些特殊的场合要求串行接口具有带电插拔功能，因此设计一种具有带保护功能的串行接口电路具有重要的现实意义和应用前景。
1ESD保护的原理
1.1ESD问题的产生
在更换接口电缆插头，或者直接用手及物体接触一个输入输出端口的过程中，静电放电(ESD) 问题就产生了。伴随着这种常见的事件而产生的静电放电可能会破坏一个或多个的接口IC芯片，甚至可能破坏电路板本身的走线，从而破坏了电路输入输出端口。这些损坏后果可能是很严重的，因为这一方面降低了产品的可靠性，另一方面增加了产品的保修成本。
1.2 ESD保护的原理
为了保护I/O接口器件TVS，提高电路板抗ESD放电能力，电路设计者既可以选择一个具有内置ESD保护的芯片，也可以设计一个外部保护电路。通常外部保护电路有两种，一种是选择一种金属氧化物变阻器，另一种选择硅雪崩电压抑制器，比如说TVS二极管。但是TVS管同金属氧化物变阻器相比，是一种更有效的保护器件。
2 串行接口保护电路的设计
2.1 TVS二极管的选择
在针对RS-422串口设计保护电路时，考虑到串口应用于复杂的环境，并需要带电热插拔功能，导致串口器件失效主要是静电放电及浪涌电流，一方面静电放电主要是由于人体或者物体带静电可能传到串行接口中毕业论文范文。另外一方面是在恶劣的环境中，由于电源输出电压的不稳定，可能产生浪涌电流。因此需要选择合适的TVS器件。
RS-422串口的工作电压是5V，则选择最大反向工作电压V，则击穿电压选为：
V；
V；
首先选择TVS的型号，根据TVS选用原则及RS-422串口通讯的特点，选则了PROTECK公司的阵列TVS管，型号为：SM8LC05，其最大关断电压为5V，击穿电压为6V，箝位电压为9.8V，满足一般抗击ESD放电能力的标准。另外，SM8LC05具有抗8/20μs的800W浪涌电流能力。因此，保护电路采用此TVS器件，就具有较强的抗浪涌电流的能力。
SM8LC05是一个由四路TVS管通道组成，每一路保护通道由一个TVS二极管和一个普通二极管“背靠背”组成，可保护四路需要单向保护的数据线，也可保护两路需要双向保护的数据线。根据TVS管的特性，设计了RS-422串行接口的保护电路TVS，如图1所示，选择每路数据线双向保护，正反两方向保护ESD。
2.2 过流保护
当串口对外发送或接收电路与外部电路接通时，为了防止由于通讯回路的电阻过小，导致数据线上的电流过大而导致接口IC芯片损坏，串行接口的每根数据线上分别串接一个25欧姆的小电阻，减小回路电流，如图1所示。
2.3光电隔离保护
当内部串行接口与外部串行接口进行通讯时，为了防止由于外部电路的信号地波动，影响内部串行接口电路的正常工作，在接收和发送端器件的分别加上一个光电隔离器，这样实现内部电路信号地与外部电路信号地之间的电隔离，如图1所示。
图1 串行接口保护电路的原理图
Fig.1The protective circuits of serial interfaces
3 电路板的设计
3.1 TVS管在PCB上的位置
PCB 走线及器件的摆放位置是ESD 防护的一个关键要素，TVS器件应在进出PCB的所有位于I/O连接器上的串行接口数据线上使用。使TVS器件尽量接近噪声源，确保浪涌电压可以在脉冲耦合到邻近 PCB导线之前被箝位。另外，PCB应使用较短的TVS导线，减少浪涌能量的消耗。将敏感导线放在中心可避免处理过程中发生ESD。图2提供了PCB布局建议的实例，其中图a为不好的PCB示意图，图b为较好的PCB布局示意图。
图2 TVS二极管的PCB板上的位置布置示意图
Fig.2The sketch map disposition of TVS diodes in the PCB
3.2 接地选择
若条件允许，保护电路应将浪涌电压分流到电源地或机壳接地，假如将浪涌电流直接分流到集成电路的信号地会引起接地反弹。用相对短和宽的接地导线减小阻抗可以改善单个接地PCB上TVS二极管的篏位性能。图3-a中是将TVS管的反向端接到需要保护数据线，另一端接机壳地或电源地。图b中，考虑到串口收发端采用的是隔离地，它和电路板内部的信号地是隔离的，故将TVS管的正端接隔离地后，须通过一个小电容将隔离地和机壳地连接起来；当有TVS管瞬间导通时，瞬时电流经电容C流到机壳地上，从而保护了IC芯片及电路；当TVS管不导通时，隔离地和机壳地是不导通的TVS，这就避免了隔离地受到机壳地波动的干扰。
图3 TVS二极管接地的选择
Fig.3the earth connection ways of TVS
4抗扰度试验
4.1 实验原理与标准
为保证ESD测试的一致性，应采用图4所示的标准测试电路，它也是人体模式和IEC61000-4标准测试电路原理框图，表1为测试电路各元件的值毕业论文范文。
图4 静电放电抗扰度试验原理图
Fig.4 principal of ESD experiments
表1 测试电路元件值
Table.1 elements’ value of the test circuit
目前国际上使用最为普遍的电子设备ESD试验标准是1997 年制定的IEC61000-4-2，这个标准将试验分为五个严酷度等级, 并按放电方式分别给出二个系列试验电压值, 其中接触放电的电压相应为2、4、6、8、XkV，空间放电的电压系列为2、4、8、16 和XkV。
4.2 试验方案与数据
一个有效的ESD测试应在最高测试电压以内的整个电压范围进行。人体模型和IEC61000-4-2标准规定在测试电压范围内必须以200V为一个间隔进行测试，而且要同时测试正负电压。对IC的所有可能的工作模式都应分别进行完整的ESD测试，包括上电工作状态和断电停机状态。如果串行接口器件有自动关断休眠模式，还应对这一状态再进行一次ESD测试。所有相关的测试标准和程序都规定，在每个测试电压点，对被测引脚应连续放电10次。
完成电路的设计、焊装后，对RS-422串口的两端按照上述方案进行测试，实验测试点如图5所示。经过测试，实验结果如表2。
图5 试验测试点位置示意图
Fig.5 test positions of the experiment
表2 试验结果
Fig.2 results of the experiments
5 结论
经过静电放电的抗扰度试验，表明RS-422串行接口在加上保护电路后，可以抵抗8kV的接触ESD放电电压及16kV的非接触ESD放电电压，同时也表明该接口电路具有热插拔能力。这种具有带保护功能的串行接口电路在计算机通信系统中具有重要的现实意义和应用前景。同时，这种保护电路的设计方法也对其他接口的保护电路的设计也具有一定的参考意义。
参考文献(References):
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接口电路范文5
关键词：卫星地面站；时间；GPS；接口电路：研制
GPS(clobal Positioning System)是全球定位系统的英文缩写与简称，是美国继子午仪卫星导航系统后发展起来的第二代卫星导航、定位、授时系统。该系统的研制始于1973年，经20余年3个阶段的研制和试验，耗资200亿美元，于1994年全面建成。它是具有在海、陆、空进行全方位定时和三维导航与定位能力的新一代卫星导航与定位系统。早期仅限于美国军方使用，现已对民间开放。
1 GPS在国家卫星气象中心及地面站的应用情况
20世纪80年代-90年代，国家卫星气象中心及3个地面站(北京站、广州站、乌鲁木齐站)的时间源，来自于本地配置的铷原子频牢标准和高精度及高稳定度的晶体震荡器，并通过短波接收机与陕西天文台的氢钟对时，使本地时间在相位上与陕西天文台的氰钟保持一致。
从1999年末开始，国家卫星气象中心及3个地面站的时间源都来自于GPS上的铷原子频率标准。广州站先后购进了3台GPS授时型接收机。
GPS授时型接收机是在OEM(原始数据接收板)的基础上制作而成。一般的GPS授时接收机仅提供串行时间码，供本机显示。
2 卫星地面站对时间的要求
卫星地面站对时间的要求非常高。因为极轨气象卫星在离地面860 km的高度上空以地心为同心作圆周运动，瞬时线速度为7.9km/s。卫星进入地面站上空时，伺服跟踪天线要跟踪卫星直至卫星出境。伺服跟踪天线对极轨气象卫星的跟踪和接收采用的是全时序制，即伺服跟踪天线是根据轨道预报来运行的，而轨道预报又是在时间的基础上编制的，只有时间准确，天线才能跟踪准确。从某种角度来说，对极轨气象卫星的跟踪精度取决于时间精度。因此，高稳定度与高精度的时间对气象卫星地面站来说非常重要，连续、稳定、可靠的时间是业务运行的根本保证。
除伺服跟踪需要高稳定度与高精度的时间外，计算机系统中的运行控制微机、云图显示、储存、转发微机也需要高精度及高稳定度的时间。
有了高稳定度与高精度的时间源，地面站就可实现站内各在线设备间在时间上的同步、站与卫星中心在时间上的同步、站与卫星在时间上的同步。在这个基础上就能很好地完成卫星的跟踪及卫星云图数据的接收和转发。
3 卫星地面站使用的时间格式
卫星地面站使用的时间格式有两种，即并行码与串行码。在20位时间并行码中，时、分、秒是按BCD码来编码及输出，其中时有6位，分有7位，秒有7位，共有20路TFL电平输出，另加l根地线，需21根并行输出线，这种时间码提供给极轨接收机伺服跟踪系统使用。在时间串行码中，时、分、秒按ASCLL码格式编码及输出，1位起始位，8位数据位，1位停止位，无奇偶效验，码数率为4800bps，为RS232电平，仅需用1根输出线。这种时间码提供给微机对时使用。
4 接口电路研制背景
4.1 并行码输出接口电路
一般的GPS授时设备只输出一路时间串行码。由于没备的特殊要求，供应商特意加了两路20位时间并行码的输出。但这两路输出驱动能力不强，带载能力弱，主要表现为20位时间并行码输出接到我们的接收机后，在接收跟踪天线转动时，伺服单片机上的时间显示有闪烁现象。此时，天线Y轴会出现收藏，造成轨道跟踪不正常。我们打开GPS授时设备机箱看，发现GPS并码输出驱动仅采用了单级74HC574驱动，驱动后分两路输出。如果仅提供给译码显示，驱动是措措有余的，但我们的接收天线在收图转动时，驱动电流较大，此时单片74HC 574驱动显然有些临界。因此，迫切需要研制20位并行码驱动电路，使得每台GPS授时设备输出的两路20位时间并行码能同时稳定、可靠地带两台接收机同时工作。
4.2 串行码输出接口电路
GPS接收授时没备提供的串行码输出也是仅有一路。一路时间串行码输出仅能供一台微机对时，而我们在线的业务系统微机多达10台，显然时间串行码输出路数太少。因此也迫切需要研制两台一转十六串行码驱动器，彻底解决原GPS授时没备串行码驱动能力弱、驱动输出路数不够的问题。
5 接口电路的制作
5.1 20位时间并行码接口电路
20位时间并行码接口又称20位时间并行码驱动器。该电路原理见图1。
5.2 电路说明
20位并行码骄动器采用了二级驱动，时、分、秒分别对应一块驰动芯片74LS244，共使用了9片74LS244 芯片，对20位并行码中的每位信号进行了两级放大。电路合理地采用了先总驱动后分驱动的设计理念，这对电路的接入和今后故障的排查及确认都非常有利。例如：当两路并行码输出的时位(或分位或秒位)有故障，那么故障肯定出在两路共有的驱动级上，而当仅有一路并行码输出的时位(或分位或秒位)有故障，那么故障就肯定出在最后一级驱动级上，只要将对应的芯片换掉即可。
电路中的驱动芯片未采用原GPS授时设备驱动电路中采用的驱动芯片74HC574，而是采用长线驱动器74LS244，主要是考虑输出线比较长。
我们将GPS授时设备机箱内器件进行了重新排布，腾出了12cm×14cm的空间，故将20位并行码电路板尺寸设计为12cm×14cm，以便安装在GPS授时设备机箱内，用回机箱内的电源及输出接头。
5.3 时间串行码接口电路的制作
(1)时间串行码接口电路又称为一转十六串行码驱动器。原理图见图2。
(2)电路说明：电路采用四线接收器MCl489及四线驱动器MCl488共同完成。该电路不但完成了信号电平的转换，而且还完成了信号的驱动。在普通的微机串行通讯口COMI或COM2上，只要接上一转十六串行码驱动器，启动超级终端程序及设置好码速率、通讯口等。便能收到GPS下发的原始串行数据，其中包括年、月、日、时、分、秒、经纬度及高程等信息。 该电路的调试颇费周折，原因是从MCl489的芯片接线图上看，使能端2，5，9，12脚为高电平有效端，因此，我们在设计这个高电平时，是通过电源接口电阻后提供的，但这样，MCl489的三态门输出始终为低电平，即输出不会随着输入的变化而变化。最后，我们将使能端2，5，9，12脚全都悬空(悬空也为逻辑高电平)，MCl489的输出才正常。
由于该电路用到三组电源(+5V、±12V)，有1个输入，16个输出，所以我们定制了机箱，将电路板安装在定制的机箱内。为了直观地观察信号的输入、输出状况，我们在机箱的前面板增加了信号指示灯，并将输入、输出线引至机箱前面板的指示灯上，其中第+灯为输入指示，第二个至第十七个灯为输出指示，每片MCl488对应四路输出，4片MCl488对应十六路输出。通过输出指示灯的亮、灭指示，我们很容易判断每片芯片的工作情况。
6 GPS授时设备接口电路投入使用情况
GPS授时设备接口电路研制成功后，马上投入了业务使用。其中，20位并行码驱动器的投入使用，使每台GPS授时系统能同时、可靠地带两台接收设备正常工作，增加了每台GPS授时系统并行码输出的备份能力；两台一转十六串行码驱动器的投入使用，使得原来不足的对时接口一下子变得措措有余，为接收A，B两套系统及计算机A，B两套系统(共十余台微机)完全分开工作，打下了坚实的基础，为业务正常运行提供了强有力的保障。
针对新购买的GPS授时系统无现成的串行码对时程序，我们按串行码输出格式及码速率，用VB语言自编了可在WIN—DOWS 2000下运行的对时程序，使32台微机能通过两台一转十六串行码驱动器同时与GPS授时设备对时。
7 加接口电路后的GPS授时设备信号流程框图
见图3。
接口电路范文6
【关键词】FPGA；增量式编码接口；电路设计；ARM
前言：作为目前国内外应用较多的传感器，光电编码器可以以光电转换的形式将输出轴上的几何机械位移量转变为脉冲量与数字量可以较好的满足信息的传递、输出、储存和应用。增量式编码器是光电编码器的一种主要形式，近年来，在我国的信息领域得到了广泛应用。本文通过对增量式编码器接口电路设计的基本原理进行分析，并结合增量式编码器的相关概念和特点，为基于FPGA的增量式编码器接口电路提供了合理的设计思路。
一、增量式编码器简述
增量式编码器是将输出轴上的机械位移转换为具有周期性的电信号，再将此电信号转变为计数脉冲，进而将位移的大小用脉冲个数来表示的一种光电编码器[1]。增量式编码器的优点为构造和原理较为简单、支持其运作的机械平均寿命最高可达几万小时、抗外部干扰能力强且稳定性与安全性较高，适用于长距离的电路信号传输。
二、增量式编码器接口电路设计的基本原理
（一）四倍频与鉴相电路的设计原理
增量式编码器运行过程中，流经其内部的两路信号（设为A相信号与B相信号）在上升沿与下降沿的过程中各自变化了两次，且在电路转换的一个周期内，无论A相信号与B相信号如何变化，其范围均处于00-10-11-01-00与00-01-11-10-00之中。此外，由于A、B两路信号的频率要比系统时钟的时钟信号低得多，因此，利用系统时钟对A、B两路信号进行出发判断，进而产生四倍频脉冲信号与鉴相电平[2]。此时，增量式编码器中的计数器则会通过触发四倍频脉冲器的跳变沿将两路信号的产生的脉冲个数进行计数，以完成位移向电路信号的转化工作。鉴别电机正反转的具体方法为：如鉴相电平在00-10-11-01-00范围内的输出为0，说明电机正转；若在00-01-11-10-00范围内的输出为1，则说明计数器在做单位为1的减法计数。
（二）基于FPGA的ARM接口设计原理
由于数据总线是编码器计数值输出进而传达到ARM（RISC微处理器）的媒介，而FPGA本身的配置时间通常要大于同一系统中ARM的上电加载程序时间，又由于ARM芯片的数据总线是与系统中FPGA的控制及检测通道相连，通道内的电平值会有一部分存在FGPA在加载完成后的数据总线当中。因此，ARM芯片在进行电加载程序时会和系统的现场可编程门阵列发生较大冲突，造成系统无法读取正确的数据。
为了保证ARM可以将增量式编码器的计数值正确读取出来，将专门删除电子目录的读使能信号RD作为数据总线的三态控制信号与增量式编码器连接，而在系统运行时，只有读使能信号与地址信号均被选通时，由编码器内的计数器所计算出的16位计数值才得以导通，进而传输到数据总线上[3]。
三、基于FPGA的增量式编码器接口电路设计方法
利用QuartusⅡ软件（Altera公司开发的FPGA/PLD综合性软件）以混合模式的电路工程设计方法进行增量式编码器接口的电路设计。首先，构造出系统的四倍频模块和鉴相模块，在QuartusⅡ软件平台上通过利用标准硬件描述语言VHDL实现上述两个模块的功能。具体流程为：编码器前级四倍频模块与鉴相模块分别向线路输出四倍频信号与鉴相信号，设定计数器以信号输出的方向依据对其进行双向计数，当读使能信号与输出地址信号均被选通时，将相关数据经由数据总线显现到计数器终端屏幕上。至此，完成电路接口的位移和电能转换。
四、时序仿真与验证结果分析
就本文而言，所选取的FPGA芯片的型号为E144C8，仿真平台QuartusⅡ的版本为QuartusⅡ8.1，经由仿真平台建立增量式编码器的波形仿真文件对所涉及电路接口的仿真验证，并将系统编译后的仿真波形记录下来。在此基础上，通过建立逻辑分析文件的形式对经由增量式编码器转化而来的电路内部信号进行实时采集和监测，进而将系统逻辑分析仪的采集信号波形进行记录并加以分析。
通过对上述系统编译的仿真波形与逻辑分析仪的采集信号波形进行分析，得出结论如下：（1）记录增量式编码器正转时的仿真波形，并对其观察和分析可知，当计数值count_out由初始值0000增至000F时，系统实现四倍频加计数；（2）记录增量式编码器反转时的仿真波形，通过对其观察发现计数值count_out由（1）中的末值000F将至0003时，系统实现四倍频减计数；（3）对增量式编码器正反转切换时的仿真波形进行记录并加以分析发现，正反转切换时，位于某项信号后，另一相信号前的第一个定时器INCLK的上升沿，其计数方向立刻发生转变，即由加计数变为减计数。（4）对逻辑信号仪采集的信号波形进行分析可知，当读使能型号RD波形较低且地址信号为00h时，增量式编码器中计数器所显现的计数值则会经由三态总线传输到系统的数据总线上。。综上所述，本文所涉及的电路已基本实现了增量式编码器的四倍频、双相信号计数以及信号鉴别和ARM的通信功能。
结论：本文以基于FPGA的增量式编码器接口电路设计为研究对象，通过对增量式编码器的概念和优点进行分析，从四倍频与鉴相电路以及基于FPGA的ARM接口设计原理等方面对增量式编码器接口电路设计的基本原理展开了深入研究。在此基础上，结合增量式编码器接口电路的设计方法对其时序仿真进行了模拟分析。可见，未来加强对基于FPGA的增量式编码器接口电路设计在ARM上应用的研究力度，对于实现信号的自动检测与自动控制具有重要的现实意义。
参考文献：
[1]徐悦.基于单片机的板带轧机AGC控制系统开发与设计[D].燕山大学，2013.
