时钟电路范例6篇

前言：中文期刊网精心挑选了时钟电路范文供你参考和学习，希望我们的参考范文能激发你的文章创作灵感，欢迎阅读。

时钟电路

时钟电路范文1

关键词:Hspice;时钟信号;压控振荡器

中图分类号:TN402文献标识码:A文章编号:1009-3044(2010)13-3567-01

A Design of Clock Generation Circuit Based on Hspice

ZHAI Yan-nan

(Aviation University of Air Army, Basic Department, Changchun 130022, China)

Abstract: A clock generation circuit is proposed based on Hspice. The simulation result indicates that the clock of the duty circle is about 30%. In summary, the Hspice soft is very effective and valuable for circuit design.

Key words: Hspice; clock signal; voltage controlled oscillator

1 概述

Hspice是一款商业化通用电路模拟程序,有利于新产品的开发、设计,帮助集成电路设计人员更有效率的将设计思想转变为产品。为此,本文用Hspice软件进行时钟电路的设计。时钟产生电路一般由RS触发器构成,产生占空比等于50%的时钟信号。然而,有些电路,比如电荷泵电路,在使用这种信号时存在电荷泄漏、充放电流失配等不利因素[1-2]。为了解决这些问题,本文设计一个时钟产生电路。

2 电路设计

2.1 电路图设计

图1是本文所设计的时钟产生电路。它由基准电压源、电压放大器、压控振荡器和时序电路组成[3],Vce为使能信号。基准电压源可以产生对电源电压不敏感的参考电压Vref。Vref再经过电压放大器分压得到压控振荡器的驱动电压VinVCO。在VinVCO的驱动下,压控振荡器产生同频率、等幅值、初相角不同的周期振荡信号clk1和clk2。clk1和clk2经过时序电路的整形作用,输出无交叠时钟信号clka和clkb。

2.2 编写网单程序

利用Hspice电路仿真软件编写各电路模块的网单程序,设计时调节网表中器件的宽度和长度,对电路进行多次仿真,观察输出波形,得出最佳的器件尺寸。以电压放大器为例,对电路进行瞬态仿真,仿真温度为27℃,仿真时间为20μs,Hspice网单程序如下:

.lib 'NEC_05.lib' TT

.lib 'NEC_05.lib' RES

* CDL Netlist:

* Cell Name: voltage souce reference circuit* Global Net Declaration

.GLOBAL gnd vdd

* Parameter Statement

.PARAM

* Sub-Circuit Netlist: * Block: nmos

.subckt nmos D S G ln=0 wn=0

*.NOPIN vdd *.PININFO D:B S:B G:I

MN0 D G S gnd NENH w=wn l=ln

.ends nmos

* Sub-Circuit Netlist: * Block: pmos

.subckt pmos D S G l=0 w=0

*.NOPIN gnd *.PININFO D:B S:B G:I

MP0 S G D vdd PENH w=w l=l

.ends pmos

*Main Circuit Netlist:

* Block: voltage amplifier

*.PININFO vref:I *.PININFO vce:I

*.PININFO vinvco:O

MP1 vdd vref net1 pmos l=45.0u w=2.0u

MP2 net1 vce vinvco pmos l=2.4u w=28.0u

MN1vinvco vinvco gnd nmos l=3.0u w=10.5u

MN2 vinvco vce gnd nmos l=4.0u w=20.0u

*.ends voltage amplifier

.temp 27

v1 Vref gnd 3.810

v2 Vce gnd pwl(0 0 2u 0 2.001u 5 4u 5 4.001u 0)

.TRAN 1n 20u

.options post=2

.end

2.3 模拟仿真

各模块仿真分析后,对时钟电路进行整体仿真,仿真环境设定如下:仿真温度27℃,电源电压5V,仿真时间为250μs。图5是截取的一段仿真波形图,可见电路输出两项非交叠时钟信号clka和clkb,时钟周期为479.60ns,时钟频率为2.085MHZ ,clka占空比为27.43%,clkb占空比为33.76%。时钟产生电路输出了稳定的占空比小于50% 的两项不交叠时钟,证明了设计思路的正确性。

3 结论

本文采用Hspice设计了一款时钟产生电路,该电路能产生占空比约为30%的特定时钟信号。可以看出,利用Hspice设计电路可以优化设计、节省设计时间和设计经费,该软件具有很高的实用性。

参考文献:

[1] 袁小云,张瑞智.一种新型电荷泵电路的设计[J].微电子学与计算机,2003(9):69-72.

时钟电路范文2

关键词：时钟产生电路；环形振荡器；PTAT带隙基准；低功耗

中图分类号：TN710 文献标识码：B 文章编号：1004-373X(2008)02-054-04

A Low Power High Precision Clock Generator for RFID Tag

SHEN Shaowu,CHENG Shiyi,XU Binfu

(College of Physics Science and Technology,Wuhan University,Wuhan,430072,China)オ

Abstract：A high precision CMOS clock generator for UHF RFID tag is described for the requirement of low power and wide work environment.Based on analysis of the factors which affect the output frequency stability,an improved all-CMOS current-starved ring oscillator with a bandgap reference as bias is proposed in paper.Mutual compensation of mobility and threshold voltage effects is used in the all-MOS self PTAT bandgap reference makes frequency varies a little with power supply voltage and temperature.The circuit is implemented in a standard TSMC 0.18 μm CMOS process.Simulation results using HSpice show that PSRR and temperature coefficient of bandgap reference is 59 dB and 12 ppm/℃.The standard output frequency of the clock generator is 320 kHz,the frequency stability is within ±2.5%.when temperature ranging from -10 ℃ to 70 ℃ and supply voltage from 1.2~2 V.The average power dissipation is 4μw.

Keywords：clock generator；ring oscillator;PTAT bandgap reference；low powerオ

1 引言

射频识别技术是一种基本电磁波原理的无线识别技术，他的基本原理是利用射频信号和空间耦合传输特性，实现对被识别目标的自动识别。射频识别系统包括电子标签和阅读器两部分，每一部分都有工作的时钟产生电路。标签中的时钟电路是为数字模块和E2PROM存储模块提供基准时钟。低高频工作的电子标签由于频率较低一般可以直接从载波信号中恢复出时钟信号，而超高频标签由于频率过高很难直接恢复，所以需要在片内设计独立的时钟电路。

本文设计的是一种适用于超高频电子标签片内低功耗高精度时钟电路，他采用全MOS带隙作偏置，时钟调节也采用无电阻和电容方案，解决了传统时钟电路受电源和温度变化波动大的问题，有利于芯片集成并缩小版图面积。

2 标签时钟产生电路技术要求

由于电子标签是一个高集成度低功耗芯片，工作于宽电源电压及温度环境下，时钟精度稳定度高，所以片内时钟产生电路设计有如下特殊要求：

（1）输出时钟频率恒定，EPC Class-1 Generation-2 标准标签工作时钟频率典型值为320 kHz，输出时钟为占空比45%～55%的方波信号\[1\];

（2）时钟频率对电源电压和温度变化的适应性强，输出时钟稳定度为±10%，最大偏差±15%;

（3）工作电压和功耗低，版图面积小集成性强，工艺简单、制造本低;

（4）时钟启动时间快，周期稳定性好，时钟抖动小，适合短时间内多次启动。

3 时钟产生电路基本原理

3.1 振荡器电路原理

时钟信号是由振荡器产生一定频率和幅度及占空比的振荡波形经整形放大后的方波信号。

RC振荡器受电源电压波动影响比较大，且由于电阻电容的存在，占用版图面积大，张弛振荡器由于引入电容进行充放电，功耗比较大\[2\]。由于环形振荡器可以采用纯数字CMOS工艺实现，不需要电感元件，能节省大量的芯片面积，且代价低、结构简化、便于集成，所以在此用CMOS环形振荡器作为射频标签的时钟主体电路。传统的环形振荡器是由多个相同的延迟单元组成的频率可选择的反馈环路，环路传输函数仅在某一个频率上满足Barkhausen判据：|T(w)|≥1且∠T(w)=360°，即环路增益相移为360°处，环路增益的幅度不小于1，这是一个反馈系统能起振的基本条件；对于单端延迟单元，数目应为不少于3的奇数，才能满足上述条件。

对于基于振荡器的时钟电路，相位噪声和抖动是衡量电路噪声性能的重要参数，前者是在频率域衡量其频谱纯度；后者是在时间域衡量振荡信号过零点的时间不确定性，当振荡器作时钟发生器时，一般用抖动来描述电路的噪声性能。影响时钟抖动的因素如下：

（1）振荡幅度

由Razavi模型和Hajimiri模型分析可知\[3\]，其他参数不变的情况下，提高振荡信号幅度和谐振回路品质因子可以提高振荡器的相位噪声。所以振荡电路末端设计增幅电路来实现振荡信号的全幅度输出。

（2）转换速率

通过研究环型振荡器的ISF模型\[3\]，可知A=frise/ffall，Ъ刺岣哒竦雌鞯纳仙沿和下降沿的转换速率可以提高相位噪声，而转换速率和电路功耗成正比，因此电路在提高转换速率设计的同时折衷考虑功耗的影响。

（3）电源电压和高频衬底耦合噪声：这是由同一芯片上其他电路引起的，设计中在反相器的上下端引入隔离MOS管，是为了提高电路对电源电压及衬底的抑制，减小输出波形抖动。

3.3 PTAT带隙基准原理

由式(3)可以看出，在全摆幅情况下，输出时钟频率随偏置电流变化，而恒定电流源是由电压电流转换电路产生，所以设计一个对电源电压及温度变化无关的基准电路对时钟频率稳定度的提高尤为关键。

传统带隙基准采用正温度系数的双极型晶体管产生热电压VT，外加运算放大器做电压钳制。由于三极管工艺限制，在全MOS结构电路中不太精准，且整体电路结构复杂、芯片面积及功耗较大，所以本设计采用一种新型全MOS结构自偏置PTAT带隙基准电路。他是一种基于MOS管迁移率和阈值电压的互补偿电路，图1是二极管连接的NMOS管随温度变化的I-V扫描图，由图1可知在Vgs为800 mV处所有温度曲线交叉在一点，即此电压下对应的漏电流Id相同，即零温度系数点（ZTC）。但是一般情况下流经NMOS管的漏电流很难恒定，所以难以得到零温度系数点，这里通过曲线迁移，产生一个随温度成正比例变化的漏电流，即PTAT电流\[4\]。这样就可以在低于零温度系数点对应的Vgs处找到一个电压，使得温度变化时，漏电流也相应变化，从而得到一个随温度变化独立的偏置电压。

3.4 PTAT电流产生

4.3 输出缓冲电路

输出缓冲电路完成对前一级的输出信号放大及整形，同时提供足够大的电流和电压驱动后续电路，在时钟产生电路中，还可以限制振荡器噪声基底，避免输出频率随后级负载变化的负载效应发生。本设计用反相器级连和施密特触发器作整形，多级反相器级连能起到与负载隔离的作用，而且提高了电路带负载能力。施密特触发器可将缓慢变化的电压信号转变为边沿陡峭的矩形脉冲，从而得到波形较好的时钟信号。综合整形效果和功耗，设计最终用两级反相器级连作输出缓冲电路，如图2中的Mc1～Mc4，为了增大驱动能力，使WP/WN＝2.5～3，Lp=Ln，此时MOS管开关阈值电压VM为电源电压的一半，反相器高低容限达最优值。И

5 电路仿真和结果分析

本设计电路通过HSpice仿真，带隙基准源输出基准电压随电源电压及温度变化如图3所示，由图3可见，当电源电压从1.2 V变化到2 V时，温度从负10 ℃变化到80 ℃时，基准电压中心值为0.506 V，偏差在0.5 mV以内，温度系数为12 ppm/℃，电源电压抑制比为59 dB。其性能优于传统带隙基准源。图4是输出时钟频率电源电压及温度特性图，常温下1.5 V工作电压输出的中心频率是320 kHz，频率最大波动10 kHz，最大偏差在2.5%以内，频率波动的主要原因是振荡电路电源电压噪声和MOS器件随温度变化的影响。图5(a)是本时钟产生电路的输出波形，时钟启动时间420 ns，经过周期稳定性扫描见图5 (b)，可以看出时钟偏差及抖动极小，满足设计要求。

6 结语

对一种适用于超高频电子标签的片内时钟产生电路进行设计，提出一种全MOS结构的PTAT二极管连接

型的带隙基准电路作偏置，共用电流源为电流受限型环形振荡器提供稳恒充放电流的时钟产生电路。由于其温度补偿和抗电源噪声设计，输出时钟频率波动小，适用于电源电压及温度变化较大的电子标签使用。全电路用HSpice在TSMC 0.18 μm工艺下仿真显示频率在最坏情况下偏差为±2.5%，平均电流为2.6 μA，满足设计要求。

参考文献

［1］EPC Globle Inc.Class-1 Generation-2 UHF RFID Protocol for Communications at 860MHz~960MHz.Version 1.2.0.2007:25-33.

［2］赵胜华,陈建安.CMOS集成电路中振荡器的设计及性能分析\[J\].电子与封装,2004,4(6):33-36.

［3］Chi Baoyong.Yu Zhiping.Analysis and Design of CMOS RF Integrated Circuits\[M\].北京：清华大学出版社,2006.

［4］Filanovsky I M.Ahmed Allam.Mutual Compensation of Mobility and Threshold Voltage Temperature Effects with Applications in CMOS Circuits\[J\].IEEE Transactions on Circuits and Systems,2001,48(7):876-884.

［5］Sanz M T,Celma S,Calvo B,et al.Self- cascode SOI Versus Graded-channel SOI MOS Transistors\[J\].IEEE Proc.Circuits Devices Syst.,2006,153(5):461-465.

［6］宋威,方穗明.基于BUFGMUX与DCM的FPGA时钟电路设计\[J\].现代电子技术,2006,29(2):141-143.[ZK)]

时钟电路范文3

关键词：LCD 显示驱动芯片；SRAM 时序电路

中图分类号：TP331文献标识码：A文章编号：1009-3044(2011)07-1644-02

1 绪论

静态存储器SRAM(Static Random Access Memory) 的存储单元被设计为可以自动锁存数据，不需要每隔一段时间刷新一下cell里面的数据，这样极大的节省了系统的有效数据带宽，并且因不需要刷新电路大大降低了设计的复杂度。SRAM存取速度快，性能较高，但是相对DRAM来说，SRAM集成度较低，面积较大，而且静态功耗也较大，因此常用作CPU里的高性能存储电路如L2 cache，片内RAM等。SRAM在显示驱动芯片中主要用来存储图像数据，并具有较好的性能。外界对SRAM电路的存取主要有以下三种形式：MPU接口写SRAM，MPU接口读SRAM，Display模块读SRAM。明显的，MPU接口与Display读有可能产生冲突，这时需要一个Arbiter(仲裁电路)电路来裁决以上三个存取过程的优先级。限于篇幅本文只分析MPU写SRAM的时序。

2 SRAM电路结构与时序分析

2.1 SRAM单元电路与行列选择电路

图1所示的经典SRAM六管结构的电路。两个互补电平的数据线B与NOTB(bit_line)可以互相锁存对方的数据。WL信号为字选择线，同属一行的所有SRAM单元的字线WL(word_line)均连在一起。图2中wen信号为列选择信号，在某行的WL信号打开的情况下，将wen信号置为高电平，应可以对某一个SRAM单元进行存取，图2中的B与NB信号与图1中的B与NB信号是接在一起的。例如，想要对一个SRAM中的第M行第N列，进行写操作，通过行译码器选择第M行的WL为高电平，通过列译码器将第N列的wen置为高电平，这时数据被写入第M行第N列的SRAM单元以后WL线关闭，wen线关闭，数据被单元电路锁存。图1中SRAM电路有一个潜在的风险就是，当改写SRAM数据时，这六个管子的驱动能力不同会造成在对数据线进行充放电时，导通电阻分压会触发不希望的逻辑状态。因此，SRAM单元电路每一个管子的尺寸都必须要经过仔细考量，最好选择有专门提供SRAM的工艺，并在工艺厂商的指导建议下进行单元设计。一个有效的解决办法体现在了图2中的预充电电路中，将precharge信号拉低以后，两条数据线均被充电到高电平。这样有两个好处，一个是保证了往SRAM中写入数据瞬态过程的可靠性，二是在SRAM总线空闲时，保持数据线为固定的高电平状态会避免很多的误操作。

2.2 MPU写SRAM时序分析

实际上，SRAM的读写并没有上面所描述的那么简单，因为，存储电压的建立需要时间，为了保证存储数据的可靠性，要对SRAM的存取操作建立严格的时序。

一个严格的MPU接口写SRAM过程可以用下面所示的图3来描述，具体过程如下：每来一个写SRAM的时钟到来的同时，发出一个mpu_access的信号，让MPU接口占据数据总线，避免display模块读数据时与之产生冲突。因为MPU接口还可能以读的形式占据数据总线，所以延迟5ns以后发出一个写请求信号wr_req，这个延迟可以保证，在MPU接口取得总线控制权以后再发出写请求信号。在mpu_access信号发出10ns以后打开列译码器使能信号col_en准备好写SRAM的地址。此时，列译码器产生列选择信号col_sel选定要写的列，列地址准备就绪。再将precharge信号拉高，停止对bit_line的充电，bit_line接收数据准备就绪，precharge的高电平建立也需要一段时间，因此，要延迟一段很短的时间比如2ns以后才能发出写使能信号wen_g。由于precharge，col_sel，wen_g三者做逻辑与的输出驱动wen信号，也就是说，只有以上三个信号都为高电平1的时候，才会打开MPU接口发过来的数据线与bit_line之间的开关，这时，数据被写入bit_line，同样的，bit_line的电压建立仍然需要一段很短的时间，所以延迟2ns以后再打开WL，一旦word_line打开，这时MPU接口输出的数据线data，ndata分别通过bit_line数据线B与NB连接到SRAM cell的两个互相锁存的反相器，SRAM cell里的数据被改写。

如果原来SRAM里存储的是1，则是通过NMOS管对地放电，如果原来SRAM里存储的是0，则是电源电压VDD通过PMOS管对SRAM bit cell充电，考虑到互连线与MOS管都存在着寄生电容，所以SRAM cell数据的改写同样需要一段时间来建立其所需要的电压，而所需要的时间由WL打开的时间控制。为了保证写入数据的可靠性，这里延迟10ns来建立SRAM bit cell的电压，10ns时间一到，便输出一个wl_done信号，表示写入操作已经完成，此时wl_done信号将wr_req信号拉低，写请求结束。然后，关闭列选择，释放总线，重新对bit_line预充电。

3 时序电路设计方法

3.1 写请求信号的产生与结束

采用触发器将MPU发过来的写请求时钟转换成SRAM时序电路的写请求状态。这个状态受到wl_down信号的控制，相当于一握手协议，一旦写操作完成，后面的timing电路会返回一个wl_down,将wr_req清零，也可以通过外部清零信号rst_b对D触发器的状态进行清零。delay模块用于控制wr_req信号滞后于写时钟的时间。

3.2 延迟电路设计

为了保证延时时间可控，设计采用NMOS电容与导通电阻构成延迟单元，延迟的大小由外部控制信号ctl控制传输门选通与关闭来实现可调节，当不需要延迟时，直接将clr信号拉高，这时延迟电路只相当于buffer的作用。

采用不同的逻辑方法可以实现不同的延时要求，图6所示是设计中大量采用的延迟电路设计方法，其功能分别用于滞后或延迟输入信号高电平宽度，低电平宽度，产生固定时间长度的高电平脉冲等等。

图6 常用的延迟电路设计

除图6所示的常用延迟电路以外，还可以采用延迟电路，反相器，分别与或非门，与非门，异或，同或等逻辑门组合，可以得到不同功能的延迟电路。采用这种方法设计的延迟电路功能可靠，并且延迟单元可以用寄存器调节延迟大小，即使出现工艺偏差，通过调节也可以保证存取数据的可靠性，在SRAM，SDRAM等存储电路的设计中经常采用。

4 设计仿真与验证

本设计在搭建完成的验证平台环境上，采用VERA验证语言编写TestCase，对电路加输入激励，采用Nanosim数模仿真工具仿真验证电路如图7所示。

设计结果符合设计要求，数据写入安全，延时调节有效，达到设计目标。

参考文献：

[1] Jacob Baker R.CMOS电路设计布局与仿真[M].陈中建,译.北京:机械工业出版社,2006.

[2] Kuriyama H,Ishigaki Y.A C-Switch cell for low-voltage and high-density SRAM’s[J].IEEE Transactions on electron devices,1998,45(12):2483-2487.

时钟电路范文4

关键词:LED 研究现状原理 CPLD

1、国内外研究现状

近年来, LED大屏幕显示系统得到广泛应用。 [1]这种大屏幕LED显示系统采用了计算机多媒体技术,全同步动态显示视频图像,图像清晰,亮度高,无拼缝,每种颜色的视频灰度等级已经由早期的16级灰度上升现在的256灰度,随着大规模集成电路和专用元器件的发展,256级灰度的全彩LED显示系统已经开始普及,LED 大屏幕显示技术得到了前所未有的发展,在短短的 20几年里就完成了从原来的单色屏、双色屏到如今的全彩色显示屏的转变。目前,LED 彩色显示屏已经广泛应用于体育场馆、证券交易所等等公共场所。但是,我国在 LED 显示屏控制系统领域的设计能力还不是很强,很多控制系统还是依靠国外进口。另外,虽然国内某些设计厂家的产品可以完成控制功能,但是并不具备推广性。所以,当务之急还是要设计出适合自己公司并且可以根据用户调整的产品的控制系统.

1.1.LED显示技术的基本原理

从实现刷新的原理上看,可分为扫描型和锁存型两种

(1)扫描型

扫描型[2]指显示屏上16行、8行或4行LDE共用一个驱动寄存器,常称为16循环、8循环或4循环。在这种系统中,整屏信息的刷新是靠驱动寄存器时分工作实现的。只要每行刷新频率在50Hz以上,人眼就不会感到闪烁。由于驱动寄存器的时分工作,使得每一个LED有亮度占空比减小,从而导致LED亮度降低。

(2)锁存型

锁存型指显示屏上每一个LED都对应于一个驱动寄存器。即驱动器无需时分工作,每一个LED的亮度占空比均为100%.这样避免了LED在超额电流状态下工作。如果用常规驱动IC设计,则复杂且成本高。现在有了超大规模LED功能驱动IC后,成本已大幅度降低。一般室外屏大多为锁存型。

1.2.灰度扫描的实现

在高速动态显示时,LED的发光亮度与扫描周期内的发光时间成正比,所以灰度等级的实现由控制LED的发光时间与扫描周期的比值,即采用调制占空比的办法来实现。若每帧周期为T,设采用8行扫描方式,每行总选通时间为T/8,将每周期内LED的总发光时间依次调节为01×T/(8×16)2×T/(8×16)……15×T/(8×16),这样就将LED的发光时间分为16个等级,即实现了16级灰度。灰度扫描的关键在于产生由“1”和“0”组成的串行数据流。

2、主要设计思想方法

2.1选择适当的硬件作为主控板,本课题初步选择MaxII 系列的芯片。

2.2主控芯片负责产生系统中所需的各种控制信号,并对部分数据进行处理,确保系统中各个模块正常工作,下面详细介绍主控芯片所完成的各种控制功能及数据处理功能。

2.3初步设计使用电流的强弱来控制LED显示屏上的灰度控制,在本设计中我选用DAC 0832 D/A转换器。

3、实现步骤

3.1.利用VHDL语言实现显示控制

在本屏幕的设计中,LED的驱动采用扫描驱动,LED的亮度控制采用占空比的形式,因为这在数字电路设计中是很容易实现的,LED的控制器件选用CPLD,它具有很好的组合和时序逻辑功能,能够完成LED显示所需要的扫描控制和占空比控制信号。

3.2.屏幕的驱动设计方法如下

3.2.1.扫描分组,LED显示屏驱动电路多采用扫描的方式实现图文显示,有1/4、1/8、1/16等扫描方式,其中每行显示时间占扫描周期的1/n。只要整屏的刷新速率大于50HZ,利用人眼的视觉暂留效应,可形成一幅完整的画面。我们就把这n行称为一组,本设计对应的屏体是1/16扫描方式,以16行为一组。

3.2.2.灰度控制的实现,灰度值发生器的主要功能,是提供与灰度值各bit权值相对应的不同占空比的信号。以8bti灰度值为例,进行说明。用两片74Lsl61组成8bti计数器,对时钟信号CKL进行计数,可以得到0一255共计256计数值。当一个时钟信号CKL的周期为T(频率为f时,上述计数值对应1T一256T,8bit计数器的各位输出do一d7的权值分别为l,2,4,8,16,32,64,128。.各种时钟信号,LDE显示屏的时序信号分成帧频、行频、权值切换频率、灰度频率及总线频率。帧频(f一般要大于25HZ,人们才‘能够看到比较连续的画面,通常人们要求屏幕的频率达到125HZ左右,行频f是由扫描分组数确定的,如果扫描分组数为N,则行频为f・N。

3.3主控芯片的数据处理功能

为了实现图像的上下左右任意移动,我们对存储器设置了初始地址,用户通过液相面板上的按键输入移动的方向及移动的行数或者列数,为了节省主控芯片有限的IO资源,控制液晶的单片机将该初始地址以串行的方式送到主控芯片,并发送一个结束脉冲,表示初始化地址发送完毕。

根据设计分辨率的要求,行初始地址为9 位,列初始为10位,在主控芯片中,构建一个19位的串入并出移位寄存器用来接收初始地址,在结束脉冲到来时,并行输出。

移位寄存器的结构图

由移位寄存器的结构图,在每个时钟的上升沿,输入的数据由D触发器的输入端D送到输出端Q,下一个时钟的上升沿在送到下一级触发器的输出端,这些级联的D触发器将输入的数据保存,当结束信号finish脉冲到来时,将所有的串入信号并行输出.

3.4 D/A转换器DAC 0832

目前在国内外D/A转换器的控制性能比较好的系列为 DAC 0832,下面主要介绍一下其结构与性能实现方式。

DAC 0832是美国数据公司的8位双缓冲D/A转换器,片内带有数据锁存器,可与通常的微处理器直接接口。电路有极好的温度跟随性。使用CMOS电流开关和控制逻辑来获得低功耗和低输出泄漏电流误差。[3]其主要技术指标如下:

电流建立时间1μs

单电源+5～+15V

VREF输入端电压±25V

分辨率8位

功率耗能200mW

最大电源电压VDD17V

要使DAC 0832实现一次D/A转换,可采用以下程序,程序中假设要转换的数据放在4000H单元中。

MOVBX,4000H

MOVAL,[BX];数据送AL中

MOVDX,PORTA;PORTA为D/A转换器端口号

OUTDX,AT

总之,选用CPLD作为主控芯片来控制LED显示屏的灰度是一种不错的选择,它发挥了CPLD器件的可编程,易控制,功耗小等优势。但在存储器读周期速率问题上还存在不足,对电源电流比较小的LED显示屏略显不足。

参考文献:

[1]诸昌铃.LDE显示屏系统原理及工程技术[M].电子科技大学出版社,2000

[2]张敏、任琼.LED显示屏几种控制电路及比较[J].江汉大学学报,2001,(3)

时钟电路范文5

【关键词】半桥电路；死区时间；阈值电压；比较器；正反馈

A kind of automatic detection and setting dead time circuit designing

HUANG Haiping，JIANG Yanfeng

（Microelectronic research center,North China University of Technology,Beijing 100144,China）

Abstract：This paper introduced a kind of controller circuit which can automaticly set dead time.The controller works in this way that compares the voltage difference between gate and source of MOS tube to threshold voltage.The results of comparing each controls another gate in order to guarantee that the half bridge can not be turned on at the same time.The circuit with positive feedback is used here as to speed up the comparison of the response signal.At last,in the perceptual load,here gives the simulation and experiment results of dead time under the threshold voltage of 1.2V.The simulation results was realized by CSMC 0.5μm CMOS technology.the controller circuit is designed simply,and extra dead time need not to be setted up in the driving circuit.

Key words：Half bridge circuit；Dead time；Threshold voltage；Comparator；Positive feedback

1.引言

高效率的DC-DC变换器得到已经广泛应用，比如手机，个人电脑，通讯设备等。开关的损耗包括：传导损耗、开关损耗、直通损耗等。可以通过优化和改善功率管的尺寸和驱动电路来减小前两者的损耗。为了减小第三种损耗，就必须设法缩短死区时间[1]的大小。死区时间是为了使上下桥臂不会因开关延迟而导致同时开通而设置的一个时间段。因此，死区时间的设置，可以有效消除两个开关管之间延迟效应，避免直通损坏模块。如果设置的死区时间较大，电路工作虽然安全可靠，但是会引入输出波形的失真，从而影响输出效率；死区时间较小，输出波形较好，但是降低了电路可靠性，所以死区时间一般为μs级。死区时间的设置如果由定时器或软件延时产生，会增加定时器或CPU的负担。死区时间的存在，使占空比调节范围缩小，降低了变换器动态性能；此外，因为开关器件的关断时间随环境温度、工作电流等因素变化很大，致使死区时间大小不容易掌握。

2.电路设计

2.1 死区时间设置规则

功率MOS管有寄生的二极管，称为体二极管，其恢复时间与存储在体二极管内的多余电荷成正比。理论上，在保证电路工作可靠的情况下，死区时间越小越好，设置时间短，体二级管的导通时间就小，则其消耗的功耗也就小。死区时间大时，模块工作更加可靠，但是体二极管导通时间就大，减小了电路的输出效率。一般把死区时间的大小设置在4%到一个周期之内，遵循规则如下：

（1）

式（1）中，TD是死区设置时间，Td(off)为开关MOS管的关断延迟时间，Tf为开关管的下降时间，Td(on)为开关管的开通延迟时间[2]。由于工艺厂商的不同，器件本身结电容放电时间，驱动参数有所不同，实际电路中选择TD值为2（Td(off)+Tf）。图1为半桥基本电路结构。

2.2 RC设置的延时电路

在目前的大多数开关电源芯片电路中，设置死区时间的常用方法是：对输入驱动信号进行一定的延时，使得高电平信号或低电平信号在一个周期时间内不完全重合，然后再与先前驱动信号进行一定的逻辑运算得到所需的死区时间。由此可以得出，延时单元在设置死区时间当中，是一个很重要的环节。典型的RC电路架构如图2所示。通过设置不同和R值或C值可以得到不同的死区时间。但是设置较大电容C值时，会增加CMOS反向器的栅极的延时，为了减小这个延时的影响，一般选取的电容值较小，而只是通过较大范围改变电阻R值。

2.3 死区时间控制电路设计

图3就是控制电路的基本框架图。半桥电路驱

动的负载为由LCR组成的谐振网络。谐振阻抗的公式如下：

（2）

所以谐振网络既可以工作在容性阻抗下，也可以工作在感性阻抗下。

当（3）

驱动负载表现感性。反之，则表现为容性。上下桥臂的MOS管的栅极各加入一个开关管。当MOSFET的栅源电压小于阈值电压，MOSFET就工作在截止区，不导通的状态，此时另一个桥臂的MOS管才开始被驱动，因此就能消除上下桥臂同时导通，避免器件损坏。其具体的工作原理是：假设MOSFET的阈值电压为Vth。图3中M1，M2都是NMOS管，都选用NMOS管的原因是其阈值电压就相同，就可以避免了后面设置比较值的时候需要两个不同基准电压。VH，Vf分别为M1管的栅极，源极的电势，当VH减去Vf得到的电势差小于M1的阈值电压时，M1管就不工作。其中，VH和Vf的电势差通过图4电路中I1运算放大器搭建的减法电路来实现。因为电阻比例值为1，所以I1的输出端的V1的大小为（VH-Vf），其值作为I2比较器的正端输入，负端为半桥电路MOS管阈值电压大小的直流电压。如果（VH-Vf）电压值大于Vth,I2比较器的输出端VLc输出高电平，图3中M4开关管就导通，M2功率管就不工作。

（VH-Vf）电压小于Vth,I2比较器的输出端VLc输出低电平，M2的栅极控制信号VL就由下桥驱动电路来驱动。同理，下桥臂M2管的工作方式与M1管的一样。当VL的电势一直大于M2管的阈值电压时，VHc始终处于高电平，M1的栅极就处于低电平，不工作。仅当VL的电势小于M2管的阈值电压时，VH的电势才由上桥驱动电路来控制。综上分析的结果，M1和M2就不可能有同时导通的情况出现，这样，也没必要另外设置死区时间，从而来避免总线Vbus和地之间短路的情况发生。

2.4 比较器加速电路的设计

基于上面的原理：要求比较器[3]的速度较快，精度较高。图5电路为一种锁存结构，其采用正反馈特性[4,5]加速比较过程。该锁存结构是由时钟控制的电路结构，时钟频率可取自半桥电路的驱动频率（振荡器的频率）。锁存电路为两级放大电路，第一级为MM3和MM4组成的差分结构，输出为b和a；第二级由MM2和MM1组成的差分结构，输出为单端输出d端。其工作原理如下：当输入信号Latch_clk低电平时，MF1，MF2两个NMOS管栅压为低电平,两管截止，不导通。a，b两点被MB2，MB1拉为高电平，MM1和MM2也不工作。由于MW3和MW4两管导通，所以d，c都为高电平。当Latch_clk信号从低电平转为高电电平后，MF1，MF2两管导通，如果此时有2nd_o2>2nd_o1,则I(2nd_o2)>I(2nd_o1),从而b点电位比a点电位下降的快，导致MB1开通的速度更快，使得a点电位上升，进而促使MN2比MN1开通的速度快，进一步的降低b点电位。这是其中的一个正反馈过程。另外，因b点电位迅速下降，MM2电流增加，a点电位上升，使得MM1电流减小，d点电位开始拉高，c点电位开始拉低，于是MW1电流开始减小，MW2电流开始增大，这又是第二个正反馈的过程。总而言之，该结构采用了两级正反馈结构加速比较过程。而比较器电路采用普通的二级比较器电路[6]。

3.仿真结果

图6代表的是MOS管的栅源电压和漏电流的关系曲线图。从图中的仿真结果可以得出，MOS管的阈值电压为2V左右，所以在图4中设置的阈值电压Vth可以参考这个值，但是为了防止MOS管的亚阈值状态的出现，图4中Vth比较值设置为1.2V（甚至可以更小点）。

在图3电路的仿真过程中，半桥电路的驱动频

率f选择为80KHz，电感值L=10μH，电容=2200pF,电阻R=50Ω，得到的仿真结果如图7和图8所示。图7中，上面的曲线代表的是图3中上桥臂的VH电压，下面的曲线为图3中的下桥臂的VL电压。从图7中可以读出死区时间为：

Tdead=(7.2829-6.4785)μS

=0.804(μS)

在图8中，上面曲线代表的是上桥臂栅极电压VH，下面的曲线为栅极控制信号VHc电压信号。从图8的结果来看，VHc高电平时把VH的电势拉到最低电平。在图9中，上面曲线代表的是下桥臂栅极电压VL，下面的曲线为栅极控制信号VLc电压信号。从图8的结果来看，VLc高电平时把VL的电势拉到最低电平。在同一时刻，结合图7-9的仿真结果，死区时间完全只由器件栅极上升延迟和下降延迟决定的。

4.实验验证

为验证所设计电路的正确性，搭建了实验电路板（有些器件模型选择与仿真有点出入），并得出了实验波形如图10所示。在图10中，共显示了四路波形：VH，VL，VHc，VLc。上面两条曲线分别代表是VH，VL波形（每格2V）；下面两条曲线代表是VHc,VLc波形（每格5V）。从图中可以得出：VH和VL相交的电压不超过1.2V,满足设计要求。

5.结论

在半桥电路中，利用控制器电路不断的检测上下桥的栅源电压，当栅源电压差值小于阈值电压时，MOS管不导通，此时，另一桥臂的MOS管的栅压才受驱动电路控制，栅极电压才开始上升。由此，可以完全避免上下桥臂同时导通的现象出现。从死区时间的结果来看，感抗负载下，死区时间的占空比都不超过10%。此外，通过设置较小的阈值电压，可以得到更小的死区时间。控制电路设计简单，比较器中添加正反馈特性，主要是增强反应速度，减小比较器电路延迟时间。

参考文献

[1]Chang J S,Tan M T,Cheng Z H.Analysis and design of power efficient class D amplifyer output stages[J].IEEE Transactions on Circuits and Systems.2000,47(6):897-902.

[2]章建峰.逆变器死区时间对输出电压影响分析[J].电力电子技术.2007,41(8):32-33.

[3]Allen.CMOS Analog Circuits Design[M].BeiJing:House Electronics Industry,2002(2):32-33.

[4]吴晓波.一种高精度动态CMOS比较器的设计与研制[J].电路与系统学报,2007,

12(4):120-121.

[5]Fayomi C J B,Roberts G W,Sawan MLow power/low voltage high speed CMOS differential track and latch comparator with railto-rail input[C]ISCAS.Geneva,Switzerland,2000:653-655.

[6]Tomas Reiter,Dieter Polenov,Hartmut and Probstle,PWM Dead Time optimization Method for Automotive Multiphase DC/ DC-Converters[J]IEEE trans,Power Electron,2010,25(6):1604-1609.

基金项目：教育部新世纪优秀人才计划资助（2008）。

作者简介：

时钟电路范文6

关键字：Multisim10；数字电路；仿真

数字电路课程是我国高职院校电子、通信、自动化、计算机等同类型工科专业的核心基础课程，地位十分重要。随着信息化技术的飞速发展，对该课程的教学手段也提出了新的要求，传统的教学手段已不能满足人才培养质量的需要。本文将在教学中引入当今世界上著名的电路仿真标准工具Multisim 10进行教学，通过将枯燥的知识形象化，复杂的问题简单化，增加学生的动手能力，以激发学生的学习兴趣，进一步提高教学质量。

1 数字电路课程特色及当前教学现状

数字电路课程的任务是使学生掌握数字电路的基本概念，理解数字逻辑电路的工作原理，掌握数字逻辑电路的分析和设计方法，熟悉相应的实验技能，培养解决数字逻辑问题的能力，为学习后续课程和开展电路设计提供必要的理论基础。该课程所具有的“核心性”、“基础性”、“专业性”、“大面积性”及实验教学所具有的“直观性”、“实验性”、“科研性”、“综合性”等特点，在专业人才培养方案中占举足轻重的地位。因此，数字电路课程的教学如何达到良好的效果是各高校该课程教师不断探索的关键点。

从课程本身和教学环节来讲，数字电路课程具有内容多、更新快、实践性强，且有实验设施不足、课时相对较少的特点。从授课方式看，多数教师的教学方法还是“教师讲学生听，教师做学生看”的传统教学方式，学生的兴趣不浓，积极性不高。从学生的情况来看，高职学生自身基础知识薄弱，很多同学认为数字电路比较枯燥、抽象且难理解，从一开始就对这门课没有信心。特别是近几年，各高校工科专业文理兼收的生源，既给基础不一的学生增加了学习的难度和压力，也给任课教师提出了新的课题。

2 Multisim的主要功能和特点

Multisim是加拿大Interactive Image Technologies公司推出的在Windows下运行的电路设计和仿真分析软件，它将电路原理图、电路仿真及PLD设计三者合一，利用该软件可以建立模拟、数字及其混合电路，并进行仿真。其特点是：易学，实用性强，界面简洁，元件库齐全，仿真功能强大，支持远程控制。学生普遍反映电子类课程难学，主要问题是概念抽象、课程教学的直观性差。随着多媒体教学的普及，在教学中引入电路设计和仿真分析软件Multisim 10在课堂进行演示，可以解决数字电路课程概念抽象、课程教学直观性差等普遍问题，达到增强学生的感性认识，降低教学难度，提高教学效果【1】。

3 Multisim10在教学中的应用实例

3.1 实例一：验证JK触发器的逻辑功能

3.1.1 原理图。JK触发器是数字电路教学中的重难点，电路如图1所示。

图1 JK触发器电路图

3.1.2 在Multisim10中创建电路

(1) 在元(器)件库中单击TTL，再单击74系列，选中JK触发器7473N。

(2) 在元(器)件库中单击Sources(信号源)，选中方波发生器V2、电源V1和地。方波发生器V2设置电压为5V，频率1 kHz。电源V1设置电压为5V。

(3) 在元器件库中单击Basic(基本元器件)，然后单击SWITCH，再单击SPDT，选取开关J1、J2和J3。为了便于控制，选择不同字母符号或者数字符号来表示对应的开关的开关键。J1用空格键控制，J2用A键控制，J3用B键控制。

(4) 在仪器库中选取逻辑分析仪。

(5) 在图3中，JK触发器的输入端1J、1K，清零端1CLR分别由开关J1、J2、J3控制。CLR是清零端，低电平时清零。时钟1CLK由信号源方波发生器V2提供。为了便于观察，可将时钟信号1CLK、JK触发器输出信号Q和分别接逻辑分析仪的管脚1、2、3。

3.1.3 观测输出

通过三个开关改变输入数据，按对应开关的开关键符号，即可改变开关位置，从而改变输入数据，电源V1和地分别表示数据1和0。

(1) 改变开关J3，使1CLR=0，观测清零，输出波形如图2所示。可见输出Q清零。

图2 输出波形

(2) 清零端1CLR=1，改变开关J1、J2，使J=K=0，输出波形如图2所示。可见输出Q保持原态。

(

3) 清零端ICLR=1，改变开关J1、J2，使J=0，K=1，输出波形如图2所示。可见输出Q置0。

(4) 清零端1CLR=1，改变开关J1、J2，使J=1，K=0，输出波形如图3所示。可见输出Q置1。

图3 J=1，K=0时的输出波形

(5) 清零端1CLR=1，改变开关J1、J2，使J=K=1，输出波形如图4所示。可见输出Q翻转。

图4 J=K=1时的输出波形

通过上例，可知利用Multisim软件进行仿真分析的基本步骤为：根据原理和设计需要，创建仿真电路原理图，然后根据实际情况设置好电路图选项，设定仿真分析方法，打开仿真开关，运行所设计好的电路，借助仿真仪器，即可得到仿真结果，同时还可以对输出的文件和数据做进一步分析处理【2】。

在传统的教学中，讲解本文所列JK触发器的逻辑功能，照本宣科让学生自由发挥想象去学习的较多。在条件好的高职院校，大多数只能通过多媒体给学生展示电子教案，学生感知到的只是静态。纵然加上动画效果，保证了形象、直观，学生却不能亲自设计电路，对知识的掌握存在局限性。那么，使用Multisim10仿真软件进行教学，利用其仿真效果，帮助学生加深对理论知识的理解和对重难点问题的掌握，使教学内容更加形象、直观、完善，课堂教学更加生动，学生的学习兴趣和积极性明显提高。特别是作者在机房上课时，学生主动参与使用Multisim10软件进行设计和演示，思考问题、解决问题的能力明显增强，对增强学生的实践能力，提高教学效果起到了有利的促进作用。

4 结束语

通过将Multisim10软件应用在数字电路课程教学中的改革，解决了传统教学中实验条件有限、生源知识基础不一、学生参与少等问题，提高了教学效果。当然，随着计算机技术的发展，数字电路课程的教学方法和手段也将不断改革，教师需要不断寻求最适合学生的教学模式，提高教学效果，培养出与时俱进的高素质人才。