前言：中文期刊网精心挑选了偏置电路设计范文供你参考和学习，希望我们的参考范文能激发你的文章创作灵感，欢迎阅读。
偏置电路设计范文1
关键词： AT89C51； 钢纤维； PWM控制； 钢钎排序电路
中图分类号： TN911?34； TM42 文献标识码： A 文章编号： 1004?373X（2013）14?0149?03
Design of microcontroller?based control circuit for steel fiber sorting device
HUANG Jie
（Hunan Railway Professional Technology College， Zhuzhou 412005， China）
Abstract： A control circuit of steel fiber sorting device taking MCS?51 microcontroller as control core was designed. It generates a PWM control signal by microcontroller to control the size of the sort magnetic field according to the feed quantity. The problems of low efficiency and heating generation of the steel sorting circuit were solved effectively. The intelligent control of the magnetic field and feed speed， and high reliability of the system were realized. The control circuit designed in this paper improved the efficiency of steel fiber sorting packing.
Keywords： AT89C51； steel fiber； PWM control； steel sortingcircuit
0 引 言
钢纤维是混凝土理想的增强材料，在混凝土中均匀地按比例掺入钢纤维，可以使混凝土在抗拉、抗冲击、抗裂、抗剪、抗耐磨、抗疲劳强度、抗冻融性能上比普通混凝土有很大提高。国外有研究表明，在混凝土中加入0.75%～1%的钢纤维，可以大大提高高强度混凝土柱的弹性和延展性[1]。
国内外对钢纤维在混凝土制作方面的应用研究较多[1?2]，但是在钢纤维的包装技术方面的研究基本还是空白。钢纤维的有序包装不只是影响到钢纤维的运输，还直接影响到钢纤维的使用效果。采用人工排序的方式效率很低，自动化的钢纤维排序设备研究具有重要的意义。本文设计的钢纤维排序设备利用单片机进行智能控制，采用电磁排序法进行钢纤维排序。
1 系统总体方案设计
电磁排序法的工作原理是在同一表面内设计有平行磁力线N、S极，同时设计有垂直N、S极磁力线。纸箱坐落在电磁铁中心，通电后被磁力线包围，采用圆筒振动筛均匀布料，钢纤维在从振动筛落入包装箱的过程中，受到磁力线的作用，从而依据磁力线方向，在箱内直接有序排列。系统控制电路结构如图1所示。
图1 钢纤维排序设备控制电路结构图
来料速度检测模块采用无接触式速度传感器检测振动筛电机的转速，从而得到振动筛的振动速度和振动筛的给料速度。
根据给料速度的大小，单片机控制排序励磁电路励磁电流的大小，从而控制排序磁场强度的大小，使得排序整齐而电流不过大，限制电路发热量。料满检测模块采用红外传感器，检测包装箱内装料的量，当装料快满的时候，发出料满信号，溢料保护模块发出报警信号，如果包装箱一直没有更换，则当料满以后，系统停止工作，防止溢料。系统启动以后，散热控制模块启动散热装置，当过热保护模块的温度传感器检测温度高于设定的安全温度时，系统停机。
2 系统硬件设计
2.1 MSC?51单片机控制模块设计
AT89C51是一种带4 KB闪烁可编程可擦除只读存储器（Flash Programmable and Erasable Read Only Memory，FPEROM）的低电压，8位高性能CMOS微处理器。该器件采用Atmel高密度非易失存储器制造技术制造，与工业标准的MCS?51指令集和输出管脚相兼容[3]。由于将多功能8位CPU和闪烁存储器组合在单个芯片中，Atmel的AT89C51是一种高效微控制器。
单片机的P1.0～P1.4作为来料速度数据输入口，过热信号、料满信号通过中断0和中断1，即P3.2，P3.3口输入，P2.0～P2.4分别为排序励磁PWM控制信号、退磁控制信号、过热报警控制信号、料满报警控制信号输出口。
2.2 排序励磁驱动与保护电路
排序励磁开关管的驱动与保护电路如图2所示，单片机输出的PWM信号从P2.0引出后，经过74LS08整形，消除信号抖动造成的干扰。然后通过光耦TLP250进行隔离，将钢钎排序设备的控制电路与主电路隔离，避免主电路对控制信号的干扰。
图2 排序励磁驱动与保护电路原理图
励磁电路开关管驱动选用专用驱动芯片IR2113进行驱动，IR2113是高可靠性、大电压、高速、两路触发的大功率MOSFET或IGBT的驱动器[4?6]。
内部电路如图3所示。其控制输入信号使相应输出端有触发信号输出。低压侧输出（L0）取决于VCC，高压侧输出（H0）取决于浮点值VBS。两路输出间的耐压值为500 V。低压侧输出和高压侧输出与对应输入信号同步，两路输出都受SD控制。高电平时无输出，只有SD为低电平时，输入信号的上升沿才能触发输出。图3 IR2113内部结构图
IR2113可以输出两路输出，但是本设计主电路只有1个开关管，只用L0单独输出。从TLP250引入的PWM信号与IR2113D的LIN端子相连，LO与主电路开关管的控制极相连，COM端与开关管的阴极相连。
电路过热信号与SD端子相连，当主电路过热后，通过SD关闭开关管出发信号输出，从而使主电路断电起到保护的作用。VZ1为稳压二极管，防止电压过大损坏开关管。
3 系统软件设计
主电路中采用直流斩波技术来调节励磁电流的大小，利用单片机内部定时器功能产生PWM控制信号来控制斩波电路开关管，控制系统的控制流程图如图4所示。
图4 控制系统工作流程图
系统启动后，首先开启散热风机，然后检测包装箱是否已经装满，装满的话开启溢料保护，输出溢料报警，等待更换包装箱。没装满的话则检测系统是否过热，过热的话则启动过热保护，正常的话则读取振动筛速度，根据振动筛速度，决定输出励磁PWM信号的占空比，从而控制主电路中直流斩波电路输出电压的大小，进而控制排序电磁力的大小。
当包装箱即将装满时，输出退磁信号，对箱内钢纤维进行一次性整体退磁。包装箱没满的话，继续检测振动筛速度，根据振动筛速度实时调整励磁控制信号。实现排序电磁里的足够大，同时避免磁场的过度饱和而严重发热。
4 结 语
本文设计的钢钎排序设备主电路采用直流斩波器调节排序励磁的大小，控制线路以MCS?51单片机为控制核心进行设计，系统成本大大降低，降低成本的同时，实现了励磁磁场与进料速度的智能控制，同时，提供了溢料保护，过热保护，实现了系统的高可靠性。该系统成本低，智能化，大大的提高了钢纤维的排序包装效率。
参考文献
[1] TOKGOZ S， DUNDAR C， TANRIKULU A K. Experimental behaviour of steel fiber high strength reinforced concrete and composite columns [J]. Journal of Constructional Steel Research， 2012 （74）： 98?107.
[2] LEE Hyun?Ho. Shear strength and behavior of steel fiber reinforced concrete columns under seismic loading [J]. Engineering Structures， 2007 （29） ： 1253?1262.
[3] 曹冬，尹成群，何玉钧.基于AT89S51的新型打铃器的研制[J].现代电子技术，2005，28（10）：79?81.
[4] 王华彪，陈亚宁.IGBT和MOSFET器件的隔离驱动技术[J].电源世界，2006（7）：56?58.
[5] 田颖，陈培红，聂圣芳，等.功率MOSFET驱动保护电路设计与应用[J].电力电子技术，2005，39（1）：73?74.
[6] 王超.MOSFET/IGBT半桥驱动芯片IR2111的应用研究[J].机电工程技术，2008，37（8）：57?59.
[7] 王秀丽.用PWM芯片实现全桥移相ZVS隔离DC/DC变换器的研究[J].现代电子技术，2012，35（2）：188?190.
[8] 马帅，赵仁德，许强.三相IGBT全桥隔离驱动电源设计[J].现代电子技术，2011，34（14）：199?201.
[9] 白向东.IR2132驱动器及其在三相逆变器中的应用[J].现代电子技术，2010，33（13）：51?53.
[10] 朱蓉，郑建华.基于MCS?51单片机定时精确控制的研究[J].现代电子技术，2005，28（17）：32?34.
偏置电路设计范文2
关键词：单片机；可编程；82C55A；液晶显示器
中图分类号：TP271文献标识码：A文章编号：1009-3044(2008)25-1563-03
Design of LCD/Voice Control Circuits Based on 51 Single-Chip Microcomputer
YU Xiao-long1,ZHANG Zhen1,2
(1. Information Engineering Institue, Information Engineering University, Zhengzhou 450002, China;2. Zhengzhou University, Zhengzhou 450001, China)
Abstract: This paper introduces a control circuits's design of LCD/Voice based on 51-SCM and programmable peripheral interface 82C55A. It detailed analyse the design of hardware and software. Throughing the programme of SCM, it control the working of 82C55A ,accordingly arrive at the use ofLCD/Voice circuits.
Key words: SCM; Programmable; 82C55A; LCD
当前，有很多商业场所及嵌入式产品中都用到了显示输出模块，在这些电路中，有很大一部分是通过单片机进行控制的。本文提出了一种典型控制液晶显示及语音的电路，通过51单片机AT89C55和并行接口芯片82C55A实现了对图形液晶显示模块NYG12864及语音的控制。
1 硬件电路设计
1.1 主控制电路设计
在主控制电路中，选用Atmel公司的AT89C55芯片。AT89C55是一款低功耗、高性能8位CMOS微控制器，内含20KB可循环1000次写入/擦除的闪速存储器(Flash)，具有256*8位内部随机数据存储器(RAM)，32条可编程I/O口线，8个中断源和2个优先级的中断结构，器件兼容标准MCS-51指令系统，引脚兼容工业标准89C51和89C52芯片，采用全双工串行通道及通用编程方式，适用于程序容量大、控制较为复杂的嵌入式应用系统中。电路工作方式控制芯片选用82C55A，它是一款可编程并行接口芯片，其工作方式有三种，三种工作方式是由其控制命令字来设定的。控制命令字有两种，一种是方式选择控制字，另一种是C口按位置位/复位控制字，通过写入不同命令控制字可分别实现对其内部A口、B口和C口的单独控制操作。
在电路设计上，考虑到所编写程序的容量，增加了一片AT28C64，它是一款低功耗，最快读访问时间可达120ns的64K CMOS型的 E2PROM，这样整个电路足以满足通常编程时对程序空间的要求。完整的电路图如图1所示。其中，AT89C55选用12M的晶振，其引脚P27直接控制LCD的使能信号E，P25、P26分别连接AT28C64及82C55A的片选引脚。引脚PSEN和RD相与后连接到AT28C64的OE端，这样AT28C64既可以作为程序存储器也可作为数据存储器使用了。
■
图1 主控制电路
1.2 液晶显示及语音控制电路的设计
本设计中液晶显示模块选用图形液晶显示模块NYG12864，它的所有控制器、扫描电路和显示RAM集成于液晶屏背面，并可选用LED背光，采用单电源供电。该模块由大规模点阵式显示控制器KS0107、液晶屏阵列驱动电路KS0108B、显示存储器和液晶屏等4部分组成。其中控制器是整个显示系统核心，它提供了一套完整的指令系统，与单片机连接后，能较方便的实现对数据的读写等控制作用。NYG12864引脚定义如表1所示。
表1 液晶模块NYG12864引脚定义
■
在控制液晶电路中，将82C55A的PC3、PC2、PC1和PC0分别和液晶的D/I、R/W、CS2和CS1相连，以达到通过82C55A对液晶的控制。单片机的8位端口P0和液晶的8位数据线DB0~DB7相连，用于读写时传送的数据。电路中还有诸如电位器R2其作用是调节液晶显示的对比度，完整的电路图如图2所示。
■
图2 液晶显示电路
对于语音电路，选用API8108芯片，它能够存储10秒的语音信息，当然根据实际需要，可以选用其他的芯片以满足要求。因受输出功率影响，在API8108的输出端接有为低电压应用设计的音频功率放大器LM386，其输入带宽可达300KHz，通过合理连接，能得到的电压增益最大可达200dB，输出音频功率0.5W。它们和82C55A之间具体连接图如图3所示。
■
图3 语音控制电路
2 软件设计
软件设计中难点在于如何控制液晶显示器的显示，对于语音芯片的控制可通过单片机中断方式进行判断调用。在液晶显示模块NYG12864中，只有驱动电路KS0108B和单片机打交道。它有7种指令：显示开/关指令、显示起始行设置命令、页设置指令、列地址设置指令、读状态指令、写数据指令以及读数据指令。其中，CS1、CS2决定进行左右显示区的选择，R/W、D/I及数据内容决定指令的类型。首先要对液晶清屏和初始化操作，设置起始行及为显示状态；其次读取液晶状态，此时R/W=1，D/I=0，若液晶准备好接收数据则使R/W=0，读取液晶页号（0~7），列显示地址（0~63）值，这样就唯一确定了显示RAM中的一个单元，接下来就可以用读、写指令向该单元写进一个字节数据或者读出该单元中的内容。在主程序中可以调用液晶的初始化、读/写子函数，主程序流程图如图4所示。
■
图4 主程序流程
3 结束语
本文介绍了一种基于51单片机控制液晶显示及语音的电路，设计思想和方法具有一定的典型性和代表性，对电路稍加修改就能应用于其他场合，如在主控电路中再加入几片82C55A就能实现更加复杂的电路控制，这些都是笔者在实践过程中得来的，相信能对单片机系统的开发人员有一定的启发。
参考文献：
[1] 戴佳，戴卫恒. 51单片机C语言应用程序设计[M]. 北京：电子工业出版社，2006.
偏置电路设计范文3
直接数字频率合成器（DDS）因具有频率转换时间短、频率分辨率高、输出相位连续、可编程控制和全数字化结构、便于集成等优越性能，在雷达、通信、电子对抗等电子系统中应用越来越广泛。目前，在相控阵雷达和多路信号波形发生器等一些应用场合，开始出现同时使用多片DDS芯片输出多路同步信号波形的趋势。笔者在三通道雷达中频信号模拟器的设计中，使用数字信号处理芯片TMS320C6701对三片直接数字频率合成器芯片AD9852同时进行控制的接口电路，研究了对多片AD9852芯片输出模拟信号实现相位同步的几项关键技术。本文就这一接口电路作介绍。
1 AD9852和TMS320C6701简介
该系统选用的直接频率合成器是AD公司生产的AD9852，它能产生频率、相位、幅度可编程控制的高稳定的模拟信号。在最高系统时钟300MHz时，输出频率的范围可达DC-120MHz，精度可达1.066μHz，频率转换速度可达每秒1×10 8个频率点；具有14位数控调相和12位数控调幅功能；具有相移键控（PSK）、扫频功能（CHIRP）和频移键控（FSK）功能。
该系统选用的数字信号处理芯片（DSP）是TI公司生产的高速浮点TMS320C6701，其内部CPU集成了8个并行功能单元，配有32个32位通用寄存器，它在6ns周期时间里最多可同时执行8条32位指令，其运算能力可达1G FLOPS；存储器寻址空间为32位，可寻址8/16/32位数据；有4个自加载的DMA传输通道。
2 TMS320C6701与AD9852接口电路
TMS320C6701是本系统的控制中心，其主要功能是将控制信号和信号波形参数发送到AD9852内部相应的控制寄存器，二者的接口电路原理框图如图1所示。
对AD9852内部控制寄存器可以进行并口或串口的读写操作。因为AD9852的串口传输速率最大仅为10MHz，而并口传输速率可达高达100MHz，为了提高DSP对AD9852的控制速度，本系统采用了并行接口方式，三片AD9852的8位数据总线同时占用DSP数据总线的D0～D7位，它们的6位地址总线同时点用DSP地址总线的A2～A7位。由于AD9852器件没有片选输入信号。需要利用DSP的写信号/AWR、片选信号/CE0和高位地址数据线的第A21～A20位，并由EPLD对其进行译码要成WRB NO.1、WRB NO.2和WRB NO.3写信号，分别控制三片AD9852器件的写信号WRB，该写信号负责把数据总线上的数据写入到AD9852的I/O缓冲寄存器中数据总线上数据写入到AD9852的I/O缓冲寄存器中进行缓存，这样就实现了片选不同AD9852芯片目的。
TMS320C6701还控制EPLD产生三片AD9852需要的复位信号RESET和外部更新时钟EXT I/O UPDATECLK。为了使三片AD9852和EPLD之间系统时钟同步，它们的外部参考时钟REFCLK由同一个50MHz的温补晶振提供。
3 三片AD9852同步工作的关键技术
为了实现三片AD9852输出信号波形相位同步，必须保证所有的AD9852芯片在同一个系统时钟节拍下工作，每个AD9852的系统时钟之间的相位误差应该最大不超过一个周期。AD9852内部系统时钟形成原理图如图2所示。AD9852有关分或单端两种参考时钟形式，它们既可以直接形成系统时钟，又可以通过参考时钟倍频器倍频后形成系统时钟，选择哪种参考时钟和是否通过参考时钟倍频器倍频可由用户根据需要自行设置；异步的外部更新时钟经过边沿检测电路后与系统时钟同步，形成上升沿，触内部控制寄存器更新内容。从上述分析中可以看出，只有三处AD9852芯片参考时钟同步，才能避免它们系统时钟彼此之间不同步。下面介绍影响三片AD9852芯片同步工作的几个关键信号。
3.1 参考时钟信号
实现多片AD9852芯片同步的首要要求是每个AD9852的输入参考时钟之间必须有最小的相位差。本系统要求用一个时钟信号源产生四路相干时钟分别分配给EPLD和三片AD9852，这给保证时钟信号的驱动能力和信号完整性带来了难度。本系统的解决办法是将温补晶振产生的信号首先传送到一个零延迟时钟驱动芯片CY2305的输入端，再由该芯片输出四路同步时钟信号，其中一路时钟直接供给EPLD，其它三路时钟分别输入给三个MAX9371芯片，此芯片把输入的单端LVTTL电平时钟转化成差分LVPECL电平时钟后，再分别输入给三片AD9852芯片。为了使输入到每个AD9852的参考时钟信号的延迟时间保持一致，需要采用蛇形差分对的走线方法精心布线，使参考时钟PCB走线距离相同。本系统AD9852的参考时钟之所以采用差分输入模式，是因为它不仅可以抑制时钟信号上的共模噪声，而且它还具有最小的率和更短的上升和下降时间（小于1ns）。
3.2 更新时钟信号
在对AD9852进行控制编程时，写入AD9852的数据首先被缓存在内部的I/O缓冲寄存器中，不会影响到AD9852的工作状态；只有当AD9852的更新时钟信号的上升沿到来时，触发I/O缓冲寄存器把数据传送给内部控制寄存器以后才改变AD9852的工作状态。更新时钟信号的产生有两种方式，一种是由AD9852芯片内部自动地产生，用户可以对更新时钟的频率进行编程来产生固定周期的内部更新时钟；另一种是由用户提供外部更新时钟，此时AD9852 I/O UD引脚为输入引脚，由外部控制器提供信号。
在同时定改三片AD9852内部的频率和相痊控制寄存器的过程中，为了防止因数据建立和保持时间的原因而出现编程信息传输错乱，使AD9852的输出信号失去同步，本系统使用由EPLD提供的同一个外部更新时钟信号。若使用AD9852内部更新模式，尽管可以简化系统设计，但因为AD9852内部时钟频率较高，会受到AD8952接口速率的限制，使AD9852的控制时序不易控制。对外部更新时钟信号的PCB布线同参考时钟的要求一样，必须使它的上升沿同时到达每片AD9852.
3.3 复位信号
该系统三片AD9852使用同一个复位信号，它在系统上电后和发送控制数据之间由EPLD产生，对AD9852的所有寄存器进行初始化，使相位累加器的状态被设置为初始零 相位，使三片AD9852输出信号相位同步有个参考起始点；它也可以控制AD9852内部的14位相位调整控制寄存器，根据实际需要使它们输出的模拟信号之间保持一定相位差，它调整相位的精度可达到0.022°。
3.4 参考时钟信号倍频
输出频率较低的温补晶振性价比较高，当使用它产生参考时钟信号时，需要使用AD9852片内参考时钟倍频器的锁相环电路，实现4～20倍频后才成为系统时钟信号，这使多片AD9852芯片同步工作的问题变得复杂了，这是因为AD9852内部的锁相环工作有两个状态；锁定状态和获得锁定状态。在锁定状态，系统时钟信号和输入的参考时钟信号可以保持同步。但当给AD9852发送控制指令时，其参考时钟倍频器工作后的一小段时间内，锁相环不能立刻锁定，它工作在获得锁定状态，此时传送到AD9852的相位累加器的系统时钟周期个数是不可控的，直接导致三片AD9852输出的信号之间相位不能同步，因此一定要等待锁相环工作在锁定状态以后，再更新AD9852内部频率或相位等控制字。AD9852片内锁相环锁定典型时间约为400μs，由于每个AD9852的锁定时间不尽相同，建议至少留出1ms时间给锁相环锁定。
3.5 数据总线和地址总线信号
TMS320C6701的数据总线和地址总线需要同时与EPLD和三片AD9852相连接，为了提高总线的驱动能力，DSP输出的总线需要通过TI公司的SN74LVTH162245芯片进行驱动后才能与这些异步接口的器件相连接。但是，这样直接加上驱动的数字总线和地址部被三片AD9852分时复位会带来另一个潜在的问题，即复用的总线给多片AD9852之间提供了一个互相耦合电气通道，使它们的模拟输出信号之间的隔离度可能达不到60dB的系统指标要求，故需要进一步改进。本系统采用的方法是使被复用的TMS320C6701总线上的每一路信号首先驱动SN74LVTH162245上的四个输入端，这样就可以从它的输出端得到四个被相互隔离的四路相同信号，然后再各自加端接匹配电阻，对每路信号进行匹配后再接到各自的终端。这样不仅解决了信号隔离问题，还很好地解决了一路信号线因驱动多路终端所引起的传输阻抗不匹配的问题。
4 AD9852的操作控制时序
（1）给系统上电，DSP控制EPLD产生复位信号RESET，此信号需要至少保持10个参考时钟周期的高电平；
（2）依次给每个AD9852发送控制字，使每个AD9852工作状态由缺省的内部更新时钟模式改变成外部时钟更新模式；
（3）将AD9852时钟倍频器工作的控制字依次写入每个AD9852的I/O缓冲寄存器中，EPLD产生外部更新时钟的同时更新每个AD9852内部控制寄存器；
偏置电路设计范文4
光电检测技术是光学与电子学相结合而产生的一门新兴检测技术［1］。它主要利用电子技术对光学信号进行检测，并进一步传递、储存、控制、计算和显示［2］。光电检测技术从原理上讲可以检测一切能够影响光量和光特性的非电量。它可通过光学系统把待检测的非电量信息变换成为便于接受的光学信息，然后用光电探测器件将光学信息量变换成电量，并进一步经过电路放大、处理，以达到电信号输出的目的［3］。然后采用电子学、信息论、计算机及物理学等方法分析噪声产生的原因和规律，以便于进行相应的电路改进，更好地研究被噪声淹没的微弱有用信号的特点与相关性，从而了解非电量的状态。微弱信号检测的目的是从强噪声中提取有用信号，同时提高检测系统输出信号的信噪比。
1 光电检测电路的基本构成
光电探测器所接收到的信号一般都非常微弱，而且光探测器输出的信号往往被深埋在噪声之中，因此，要对这样的微弱信号进行处理，一般都要先进行预处理，以将大部分噪声滤除掉，并将微弱信号放大到后续处理器所要求的电压幅度。这样，就需要通过前置放大电路、滤波电路和主放大电路来输出幅度合适、并已滤除掉大部分噪声的待检测信号。其光电检测模块的组成框图如图1所示。
2 光电二极管的工作模式与等效模型
2．1 光电二极管的工作模式
光电二极管一般有两种模式工作：零偏置工作和反偏置工作，图2所示是光电二极管的两种模式的偏置电路。图中，在光伏模式时，光电二极管可非常精确的线性工作；而在光导模式时，光电二极管可实现较高的切换速度，但要牺牲一定的线性。事实上，在反偏置条件下，即使无光照，仍有一个很小的电流(叫做暗电流或无照电流1。而在零偏置时则没有暗电流，这时二极管的噪声基本上是分路电阻的热噪声；在反偏置时，由于导电产生的散粒噪声成为附加的噪声源。因此，在设计光电二极管电路的过程中，通常是针对光伏或光导两种模式之一进行最优化设计，而不是对两种模式都进行最优化设计［4］。
一般来说，在光电精密测量中，被测信号都比较微弱，因此，暗电流的影响一般都非常明显。本设计由于所讨论的待检测信号也是十分微弱的信号，所以，尽量避免噪声干扰是首要任务，所以，设计时采用光伏模式。
2．2 光电二极管的等效电路模型
工作于光伏方式下的光电二极管的工作模型如图3所示，它包含一个被辐射光激发的电流源、一个理想的二极管、结电容和寄生串联及并联电阻。图中，IL为二极管的漏电流；ISC为二极管的电流；RPD为寄生电阻；CPD为光电二极管的寄生电容；ePD为噪声源；Rs为串联电阻。
由于工作于该光伏方式下的光电二极管上没有压降，故为零偏置。在这种方式中，影响电路性能的关键寄生元件为CPD和RPD，它们将影响光检测电路的频率稳定性和噪声性能。CPD是由光电二极管的P型和N型材料间的耗尽层宽度产生的。耗尽层越窄，结电容的值越大。相反，较宽的耗尽层(如PIN光电二极管)会表现出较宽的频谱响应。硅二极管结电容的数值范围大约在20或25pF到几千pF以上。而光电二极管的寄生电阻RPD(也称作"分流"电阻或"暗"电阻)，则与光电二极管的偏置有关。
与光伏电压方式相反，光导方式中的光电二极管则有一个反向偏置电压加至光传感元件的两端。当此电压加至光检测器件时，耗尽层的宽度会增加，从而大幅度地减小寄生电容CPD的值。寄生电容值的减小有利于高速工作，然而，线性度和失调误差尚未最优化。这个问题的折衷设计将增加二极管的漏电流IL和线性误差。
3 电路设计
3．1 主放大器设计
众多需要检浏的微弱光信号通常都是通过各种传感器来进行非电量的转换，从而使检测对象转变为电量(电流或电压)。由于所测对象本身为微弱量，同时受各种不同传感器灵敏度的限制，因而所得到的电量自然是小信号，一般不能直接用于采样处理。本设计中的光电二极管前置放大电路主要起到电流转电压的作用，但后续电路一般为A／D转换电路，所需电压幅值一般为2 V。然而，即使是这样，而输出的电压信号一般还需要继续放大几百倍，因此还需应用主放大电路。其典型放大电路如图4所示。
该主放大器的放大倍数为A=l＋R2/R3，其中R2为反馈电阻。为了后续电路的正常工作，设计时需要设定合理的R2和R1值，以便得到所需幅值的输出电压。即有
3．2滤波器设计
为使电路设计简洁并具有良好的信噪比，设计时还需要用带通滤波器对信号进行处理。为保证测量的精确性，本设计在前置放大电路之后加人二阶带通滤波电路，以除去有用信号频带以外的噪声，包括环境噪声及由前置放大器引人的噪声。这里采用的有源带通滤波器可选通某一频段内的信号，而抑制该频段以外的信号。该滤波器的幅频特性如图5所示。图5中，f1、f2分别为上下限截止频率，f0为中心频率，其频带宽度为：
B=f2-f1=f0/Q
式中，Q为品质因数，Q值越大，则随着频率的变化，增益衰减越快。这是因为中心频率一定时，Q值越大，所通过的频带越窄，滤波器的选择性好。
本设计选用了去处放大器来进行设计。
图6所示的二阶带通滤波器是一种二阶压控电压源(VCVS)带通滤波器，其滤波电路采用有源滤波器完成，并由二阶压控电压源(VCVS)低通滤波器和二阶压控电压源高通滤波器串接组成带通滤波器。
对于第一部分，即低通滤波器，系统要求的低通截止频率为fc，其传递函数为：
第二部分为高通滤波器，系统要求的高通截止频率为fc，其传递函数如下：
4 完整的检测电路设计
偏置电路设计范文5
【关键词】电工技术教学 EDA技术 电路
一、EDA技术在模拟电路教学中的应用举例
模拟电路通常是电工技术教学中的难点，一是电路结构复杂，学生难以理解；其次，学生不了解该部分内容在实际工作中的应用，导致学习兴趣不高。为此，可以适当将EDA技术穿插在这部分的教学中，从实际电路设计的过程中引出与课程关键知识点相关的内容，以达到提高学生学习兴趣的目的。
以下用一个实际的例子来表明如何将EDA设计过程与电工课程中相关知识点进行结合。例：使用ADS（Advanced design system）软件实现共射极放大电路的静态分析与直流偏置设计。共射极基本放大电路是电工技术中模拟电路部分接触的第一个重要的知识点，课程要求学生熟练使用计算法与图解法来确定放大电路的静态工作点。学生对这一部分的掌握情况直接影响到其对后续知识点的掌握，因此，本例从电路设计的实际过程出发，引出相应的知识点。
在讲解例子之前，需要给学生明确的是在实际的有源电路设计中，通常情况下，晶体管静态工作点的选择与设计是第一步，也是至关重要的一步。实现不同功能的电路，可能在电路图上区别不大，重要的是其静态工作点的选择。例如，低噪声功率放大器需要无失真地放大微弱信号，因此它的静态工作点需要选择在输出曲线的中点，而高功率放大电路为了尽可能提高输出效率，通常静态工作点选择到靠近截止区，而混频器、倍频器等电路，主要为了使用其非线性性能，因此，它们的静态工作点通常要靠近饱和区。其次，需要强调的是电路设计是电路分析的逆过程，遵循的步骤是根据输入输出关系，确定静态工作点，再得到直流偏置电路，与课程中计算直流工作点的顺序正好相反，但是，它们所反映出的基本原理都是相同的。
确定静态工作点，就是根据电路所要实现的功能，确定基极电流IBB和集电极电流IC，集射电压UCE。因此，首先需要得到晶体管的输入输出曲线。在ADS中，输入输出关系是通过对晶体管做直流扫描得到的。实验步骤是先建立一个新的工程项目和一个新的设计，然后选择晶体管直流工作点扫描模板，并在其提供的元器件库中选择合适的元件，加入到模板中。
其次，需要设定晶体管的工作范围，就是IBB和VCE的范围，可以通过扫描参数设置得到。
图1所示的输入输出关系曲线与课本上的曲线几乎是一致的，它表明在不同的基极电流IBB作用下，集电极电流IC与集射电压VCE的关系。通过输入输出曲线，可以选择合适的静态工作点，以实现电路的功能。在本例中，为与教材保持一致，将静态工作点选择在输出曲线的中点，大致对应于图3中光标m1的位置，软件会自动显示出此处的参数，即IBB=60uA，VCE=3V，IC=6mA。当静态工作点确定后，可以据此设计直流偏置电路。由于本例是设计共射极基本放大电路，因此需要计算基极和集电极电阻的大小。在ADS中，偏置电阻的大小可以自动计算，但是需要手动输入相关的公式。
图1晶体管输入输出关系
EqnRb=（5-VBE）/IBB[5]
EqnRc=（5-VCE）/IC.i
根据计算公式，可以得到计算结果。当选择Ibb=60uA时，对应的基射电压和基极电阻在一个范围内变动，因此只能选择一个近似的值VBE=0.8V，Rb=60K。用同样的方法，可以得到的集电极电阻Rc=340。当所有的参数都计算得到后，需要对该电路进行验证，并根据验证结果进行调整。验证电路及其参数如图2所示。
根据共射极放大电路的基本计算结果，可以设计出图4所示电路。验证该电路的方法是对其做直流仿真，并将仿真计算的结果直接显示在电路图中对应的元件和支路上。从图中可以看出，基极的电位为809mV，电流为69.9uA，而集电极电位VCE=2.74V，Ic=6.64mA。对比前面得到的静态工作点参数（IBB=60uA，VCE=3V，IC=6mA），可以发现它们之间存在一个小的偏差，这是因为在电路设计中，无论是在静态工作点还是元件参数的选择上，都存在近似的过程，因此，任何电路的设计，都是一个近似的设计，由此得到的实际电路都需要经过调试合格后才能够实际使用。
图2共射极基本放大电路
以上的例子为学生展示了一个电路设计的基本过程以及设计方法。当课程进一步深入后，可以对本例进行扩展，例如在分析放大电路动态特性时，可以加入不同幅度的输入信号，观察在不同静态工作点，放大电路的输入输出波形和非线性失真，有助于学生理解设计静态工作点的意义。
三、结语
通过在电工技术课堂上增加EDA设计的过程，可以使课程从纯理论教学转向理论与实际设计相结合的教学方式，不仅能够提高学生的学习兴趣，还能够培养他们的实际动手能力，并极大增加了教师和学生间的互动。同时，课本上的理论与公式不再需要死记硬背，它们已经融合到设计过程中，学生通过一两个简单的设计就可以熟练掌握，使学生能够轻松完成课程的学习和考试。
参考文献
偏置电路设计范文6
关键词：射频集成电路；低噪声放大器；增益自适应;CMOS
中图分类号：TN722.3 文献标识码：A
文章编号：1004-373X(2008)11-056-04オ
Research on the Monolithic Circuit Design of High-frequency LNA with AGC
SUN Yu，CHEN Huajun,WU Suntao,GUO Donghui
(Xiamen University,Xiamen,361005,China)
オ
Abstract：High-frequency Low-Noise Amplifier (LNA) is one of the key devices about wireless communication equipment.As wireless communication equipment in particular the use of mobile communication equipment environmental conditions,often require LNA having the function of gain adaptive,in order to ensure the stability of signal reception.This paper is intended to design a high-frequency adaptive gain control of LNA monolithic integrated circuits.This paper used TSMC-0.18 μm RF-CMOS device model and gain adaptive CMOS amplifier circuit are given with process parameters in a gain of 0~17 dB,the noise suppression than 0.2 dB ,applying to the DCS1800 phones.
Keywords：RF-IC； low noise amplifier；adaptive gain control;CMOS
1 引 言
作为无线通讯系统中的关键器件模块，低噪声放大器(LNA)是把从天线接收来的信号进行低噪声放大的电路模块。由于从天线接收来的信号强度变化大，噪声干扰大，所以低噪声放大器电路往往需要具有增益自适应变化控制功能，且保持有噪声抑制功能。对此，许多射频LNA的设计采用双模设计的模式，即当输入信号较小时，调高LNA的增益，而当输入信号较大时，则适当调低LNA的增益，以满足后续电路的高线性度处理要求[1]。但这种双模式LNA电路设计的增益变化并非连续可调，不能保证足够的线性度要求，因此增益连续可调的LNA电路设计已成为近年来的研究热点[2-4]。
目前增益连续可调的LNA电路设计一般是采用外加控制电路来实现输入偏置的调整，以达到LAN增益的自适应变化控制的目的，但它往往不能保证低噪声的性能。本文则采用设计了一款自适应反馈输出阻抗控制的LNA电路，其独立于混频器等后续电路，可连续控制增益自适应，不影响原有LNA的低噪声系数的最佳性能。优化设计出一款最大增益为17 dB、噪声抑制比为0.2 dB的适用于DCS1800手机中的增益自适应LAN芯片电路。
2 增益自适应LAN电路原理
射频系统前端使用的低噪声放大器一般可以采用MOS器件源极串联电感反馈匹配共源电路来设计[5-8]。它是利用源简并电感来实现输入阻抗匹配，可得到较好信号放大和噪声抑制功能。图1是该低噪声放大器的基本电路原理图。
图1 源简并电感型共源低噪声放大器
其中，Vs是射频信号源，Rs是信号源内阻，Ls是源简并电感，Lg是栅极电感。为了保证MOS管M1构成电路达到输入匹配的要求，Ls和Lg的取值[5,8]可分别设计为：
И
Ls=RsωT(1)
Lg=1ω20Cgs－Ls
(2)
И
其中，Е鬲0是工作频率，Cgs是MOS管M1的栅源寄生电容,Е鬲T是MOS管M1的特征频率，可表示[9]为Е鬲T=3μ(Vgs－Vt)2L2,式中L是MOS管M1的栅长，μ是迁移率，Vgs,Vt分别是MOS管M1的栅源电压和阈值电压。为了保证低功耗，LNA最佳噪声性能的MOS管M1栅宽可设计为[6] ：
因此，通常情况下自适应增益放大器是通过调整Vgs来实现的。
但是，Vgs的调整通常是通过输入直流偏置来实现的，不可避免会影响已优化低噪声的输入匹配设计，为此，我们设计如图2的自适应增益低噪声放大器电路结构，它是通过调整可变输出阻抗Zout来实现Av的自适应控制的。即当从天线接收到的信号RFin减弱时，经前置放大后的输出信号电平Vout减弱，二极管峰值包络检波器提取电平Vav及经低通滤波后得到电平V1均减弱的，这样通过与基准电平Vref比较放大来控制可变输出阻抗Mo，也就使输出阻抗Zout增大达到自适应增益LNA的增益Av增大的目的。
图2 自适应增益LAN的电路原理框图
显然，图2所给的自适应增益电路可能存在不稳定问[CM(21*2]题，为了分析该电路的稳定性，可以把该电路看成双端输[CM)]
入输出网络，即可采用微波理论S参数进行分析。要保证该自适应电路的稳定性，其电路参数须满足按下面不等式 ［11]，即：
稳定因子:
И
K=1－S112－S222+S11*S22－S21*S1222S21S12
>1(5)
И
且中间因子:
其中，S11为反映输入端阻抗匹配的输入端反射系数，S21为反映反向隔离性能的从输出端传输到输入端的反向增益S12(亦称反向传输系数)，S21为正向增益,S22反映输出端阻抗匹配的输出端反射系数S22。И
3 CMOS集成电路设计
要设计单片集成的图2自适应增益LAN电路，可以采用标准CMOS工艺器件来设计。考虑到MOS器件在集成电路中的其他因素如温度变化、衬底噪声等共模参数的影响，该电路中的各放大电路均采用差分输入放大电路来实现。而差分LNA的差模交流小信号输入相当于差分放大器电路的其中一端接地[8，12，13]，因此，差分LNA电路的主要参数Ls，Lg，Wopt设置方法与单端LNA电路设计类似。
如图3所示，我们给出可单片集成的自适应增益LNA电路，其中Ms1，Ms2是共源级主放大管,共栅管Mg1，Mg2用以减少Ms1，Ms2的米勒电容的影响。Ms1，Ms2的源极反馈电感Ls1，Ls2与栅极电感Lg1，Lg2共同组成了输入匹配网络，Cout1,Cout2,Lout1,Lout2构成输出网络，两者均谐振于工作频率。M11,M12为偏置管，它们与R6,R7,R8,R9,C5,C6构成偏置电路。该偏置电路对由电流增益及热漂移引起的电流变化都构成稳定的负反馈[15]。经前置放大后的输入载波信号能被隔直峰值检测电路检测，检测出的反映载波信号平均峰值电平的V1经比较放大器与基准比较电平Vref相比较放大，产生可变输出阻抗控制电平Vc来调节可变输出阻抗Zout，达到增益自适应的目的。
图3 自适应增益单片CMOS集成LNA电路图
针对于DCS1800双频段手机[16]用的自适应增益LNA电路设计，要求电路性能满足：噪声系数为1.5~2.5 dB，最大增益为15~20 dB，功耗电流小于8 mA，带宽为75 MHz(1 805~1 880 MHz)。采用TSMC-0.18 μm CMOS工艺的RF-CMOS器件模型，所设计电路的各器件参数如表1所示。
表1 电路图中各电子器件参数
表1中所列器件，对于MOS管选用TSMC 0.18 μm RF-CMOS PDK中的rfnmos2v,rfpmos2v做参数化单元版图，并设置单元版图具有保护环、虚拟哑多晶硅单元、N型深阱等特殊版图工艺，同时使其满足参数化版图的所谓“硬约束”选项，增加了版图面积，但避免了各种非理想因素的干扰。其中，尺寸最大的1 000 μm的MOS管版图面积为62.36 μm×50.31 μm。对于电容选用TSMC-0.18 μm RF-CMOS PDK中的专门为RF电容器件定制的mimcapshield做参数化单元版图，电路图中数值最大的29 pf电容的版图面积为245.15 μm×196.11 μm。对于电感选用标准片上电感indstd做参数化单元版图，11.5 nH的电感版图约为383.36 μm×376.54 μm。对于电阻选用精度最高的多晶硅电阻，5 MΩ的大电阻选用高电阻率的rphripolyrf做参数化单元版图时面积约为20.19 μm×8.22 μm。最终，此芯片电路可在2 mm×2 mm的版图面积内完成版图设计。
4 仿真结果分析
为了验证电路设计的性能参数，采用ADS电路仿真软件[17]进行仿真。仿真时调用了TSMC 0.18 μm CMOS RF BSIM3 tt模型，所得的仿真结果如下：
(1) 输入阻抗匹配性能：在1.8 GHz工作频率下，如图4所示，反射系数S11＝－49 dB，说明输入阻抗回路的匹配性能良好。
图4 当Ls=280 pH,Lg=11.5 nH时
输入阻抗匹配的仿真结果
(2) 增益、反向隔离性能：在1.8 GHz工作频率时，如图5,图6所示，电路增益S21=17 dB，反向传输系数S12＝－45 dB，说明该电路有较好的隔离输入与输出的功能，满足DCS1800的设计要求。
图5 增益S21随频率的变化关系
图6 反向传输系数S12随频率的变化关系
(3) 电路稳定性能：图7,图8是LNA的稳定因子K、中间因子Δ随频率变化的关系。根据微波理论，当稳定因子K>1且中间因子Δ
图7中，K始终大于1，Δ始终小于1，这说明LNA在所设计的频域内始终稳定。
お
图7 稳定因子K随频率的变化关系
(4) 噪声系数NF：在1.8 GHz工作频率时，如图9所示，噪声系数为0.2 dB，达到DCS1800所需的设计指标要求。
图8 中间因子Δ随频率的变化关系
图9 1.8 GHz时LNA的噪声系数NF＝0.2 dB
(5) 带宽范围：如图10所示，从1 805~1 880 MHz，约为75 MHz(图标m1,m3所指为-3 dB带宽频率点，图标m2所指为中心频率点)，符合设计指标要求，有较好的抑制带外信号的功能。
图10 LNA带宽
(6) 功耗电流：在工作电压1.8 V下，功耗电流为7.84 mA，满足设计指标要求。
(7) 增益控制变化范围：从0~17 dB，具有设计所要求的AGC控制功能。当输入信号强度为－30 dBm时，增益为17 dB(图标m1所示)，如图11所示。当输入信号强度大于－30 dBm时，增益控制模块开始自动增益控制，当输入信号强度达到－10 dBm，增益为0 dB(图标m1所示)，如图12所示。
お
图11 输入信号强度为－30 dBm时的最大增益
图12 输入信号强度为－10 dBm时的最小增益
5 结 语
本文设计了一款新颖的适用于DCS1800手机RF部分的增益自适应LNA电路，其特点是使用自身输出信号实现反馈控制，不需要外来信号，且几乎不影响LNA的噪声系数、输入匹配等关键指标。
参 考 文 献
［1］Razavi B.射频微电子［M］.北京：清华大学出版社，2006.
［2］Lini Lee,Jamuar S S.Current-mode Approach for a Variable-gain Low-Noise Amplifier［J］.Networks,2005.Jointly held with the 2005 IEEE 7th Malaysia International Conference on Communication.2005 13th IEEE International Conference on,2005,2:16-18.
［3］Tsai,Ming-Da Liu,Ren-Chieh Lin,et al.A Low-Voltage Fully-Integrated 4.5-6-GHz CMOS Variable Gain Low Noise Amplifier ［C］.European Microwave Conference,2003:13-16.
［4］黄煜梅,叶菁华,朱臻,等.2.4 GHz增益可控的CMOS低噪声放大器［J］.固体电子学研究与进展,2004,24(4):498-504.
［5］陶蕤,王志功,谢婷婷,等.2.9 GHz 0.35 μm CMOS低噪声放大器\[J\].电子学报,2001,29(11):1 530-1 532.
［6］姚飞,成步文.1 GHz 0.5 μm CMOS低噪声放大器的设计\[J\].半导体学报,2004,25(10):1 291-1 295.
［7］马晓民,王文骐.1.8 GHz 0.35 μm CMOS低噪声放大器的实现\[J\].半导体技术,2002,27(8):46-49.
［8］詹福春,王文骐,李长生.2.4 GHz 0.25 μm CMOS集成低噪声放大器的设计\[J\].半导体技术,2004,29(5):81-85.
［9］Adel S Sedra,Kenneth C Smith.微电子电路［M］.北京：电子工业出版社,2006.
［10］池保勇，余志平，石秉学.CMOS射频集成电路分析与设计［M］.北京：清华大学出版社，2006.
［11］陈邦媛.射频通信电路［M］.北京：科学出版社，2006.
［12］马涛,柴常春,康英,等.一种基于CMOS工艺的差分低噪声放大器设计\[J\].北京电子科技学院学报，2007,15(2):36-38.
［13］危长明,陈迪平,王镇道,等.一种新型900 MHz CMOS低噪声放大器的设计\[J\].半导体技术,2004,29(1):63-67.
［14］Thomas H.Lee.CMOS射频集成电路设计［M］.北京：电子工业出版社，2006.
［15］Lucek J,Damen R.Designing an LNA for a CDMA front end［J］.RF Signal Processing,1999:22(21):20-30.
［16］双频手机RF部分的设计［EB/OL］./PDF/RF07134412.pdf，2007-07-15.
［17］RFIC Design Flow［EB/OL］./products/designflows/rfic/,2007.